KR100223329B1 - 반도체 소자의 미세 패턴 제조방법 - Google Patents

반도체 소자의 미세 패턴 제조방법 Download PDF

Info

Publication number
KR100223329B1
KR100223329B1 KR1019950066132A KR19950066132A KR100223329B1 KR 100223329 B1 KR100223329 B1 KR 100223329B1 KR 1019950066132 A KR1019950066132 A KR 1019950066132A KR 19950066132 A KR19950066132 A KR 19950066132A KR 100223329 B1 KR100223329 B1 KR 100223329B1
Authority
KR
South Korea
Prior art keywords
pattern
layer
intermediate layer
photoresist
upper photoresist
Prior art date
Application number
KR1019950066132A
Other languages
English (en)
Inventor
배상만
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019950066132A priority Critical patent/KR100223329B1/ko
Priority to TW085115408A priority patent/TW308720B/zh
Priority to US08/766,487 priority patent/US5925578A/en
Priority to CN96114082A priority patent/CN1079166C/zh
Application granted granted Critical
Publication of KR100223329B1 publication Critical patent/KR100223329B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask

Abstract

본 발명은 반도체 소자의 미세패턴 제조방법에 관한 것으로서, TLR 공정에서 상측 감광막의 도포, 노광 및 현상을 두차례 진행하되, 노광마스크가 충분한 스페이스를 갖도록 형성된 노광마스크를 사용하여 일차 중간층 패턴을 형성하고, 열처리하여 일차 상측 감광막 패턴의 높이를 감소시키고, 상기 노광마스크를 일정 피치 만큼 이동시켜 이차 상측 감광막패턴을 상기 중간층 패턴과 중첩되게 형성하고, 이차 상측 감광막패턴과 중간층패턴을 식각 마스크로 하여 피식각층을 식각하여 작은 스페이스를 갖는 패턴을 형성하였으므로, 일차 형성된 상측 감광막패턴의 높이가 작아 두께 균일도가 향상되고, 분해능이 향상되어 더욱 작은 크기의 미세 패턴을 안정적으로 형성할 수 있어 소자의 고집적화에 유리하고 공정 여유도가 증가되어 공정수율이 향상된다.

Description

반도체 소자의 미세 패턴 제조방법
제 1 도는 종래 기술에 따른 반도체소자의 미세패턴 제조방법을 설명하기 위한 개략도.
제 2a도 내지 제 2d도는 본 발명에 따른 반도체 소자의 미세 패턴제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 피식각층
3 : 하측 감광막 4 : 중간층
5 : 제1상측 감광막 6 : 제2상측 감광막
10,15 : 노광마스크 11,16 :투명기판
12,17 : 광차단막 패턴
본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 특히 미세 패턴 형성을 위한 삼층 레지스트(tri-layer resist; 이하 TLR이라 칭함) 공정을 두차례의 노광 공정을 거쳐 진행하되, 스페이스가 충분히 넓은 노광마스크를 사용하여 중간층 패턴을 형성한후 이차 노광시 노광마스크를 일정 피치만큼 이동시켜 상기 중간층 패턴과 중첩되는 패턴을 형성하여 스페이스가 작은 미세 패턴을 균일하게 형성할 수 있어 소자의 고집적화에 유리하고, 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 미세패턴 제조방법에 관한 것이다.
최근 반도체 장치의 고집적화 추세는 미세 패턴 형성기술의 발전에 큰 영향을 받고 있으며, 반도체 제조 공정중에서 식각 또는 이온 주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막패턴의 미세화가 필수요건이다.
종래 기술에 따른 감광막패턴의 제조 공정을 살퍄보면 다음과 같다.
먼저, 소정의 하부구조가 형성되어 표면이 굴곡진 패턴을 형성하고자 하는 반도체기판상에 감광제 및 수지(resin) 등이 용제인 솔밴트에 일정 비율로 용해되어 있는 감광액을 도포하여 감광막을 형성한 후, 투명기판상에 상기 감광막에서 패턴으로 예정되어 있는 부분에 대응되는 위치에 광차단막 패턴이 형성되어있는 노광마스크를 사용하여 빛을 선택적으로 조사하여 패턴으로 예정된 부분을 중합시킨다.
그다음 상기 노광 공정을 진행한 웨이퍼를 열처리 장치에서 89~120℃의 온도로 60~120초간 소프트 베이크 열처리 공정을 실시한 후, THAH(tetramethy lammonium hydroxide)를 주원료로 하는 약알칼리성 현상액을 사용하여 상기 감광막의 노광/비노광 영역들을 선택적으로 제거하고, 상기 웨이퍼를 탈이온수로 세척한 후, 건조시켜 감광막 패턴을 형성한다.
상기 감광막패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정변수(k)에 비례하고, 노광장치의 렌즈구경(numerical aperture; NA)에 반비례한다.
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5μm 정도가 한계이다.
따라서 0.5μm 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet), 예를 들어 파장이 248nm인 KrF 레이저나 193nm인 ArF레이저를 광원으로 사용하는 노광장치를 이용하거나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법 또는 위상반전 마스크를 사용하기도 한다.
그러나 장비의 광원을 미세 파장으로 바꾸는 데에도 한계가 있으며, CEL 방법은 공정이 복잡하고, 수율이 떨어진다.
또한 종래 기술의 다른 실시예로서, 단층 레지스트 방법 보다는 두개의 감광막 사이에 중간층을 개재시킨 TLR 방법은 제 1 도 에 도시되어있는 바와 같이, 반도체기판(1)상에 피식각층(2)과, 하측 감광막(3), 중간층(4) 및 상측 감광막(5)을 순차적으로 형성하고, 작은 스페이스를 갖는 광차단막 패턴(12)이 투명기판(11) 상에 형성되어있는 노광마스크(10)를 사용하여 선택노광하여 미세패턴을 형성한다.
상기의 TLR 공정은 공정변수가 작아 단층 감광막 방법에 비해 약 30% 정도 분해능이 향상된 미세 패턴 형성이 가능하나, 256M 이상의 고집적 반도체소자에서 필요한 0.2~0.25μm 정도의 패턴 형성이 어려워 소자의 고집적화에 한계가 있는 문제점이 있다.
또한 종래 기술의 또 다른 실시예로서, 기존 노광마스크의 광차단막 패턴에서 스페이스가 회절이 일어나지 않을 정도로 충분히 넓은 패턴을 갖는 두개의 노광마스크를 사용하여 TLR 공정을 응용하여 두차례 노광하여 미세패턴을 형성한다.
그러나 상기와 같은 두차례 노광에 의한 TRL 공정은 통상의 마스크를 사용할 때 보다 미세 패턴을 형성할수는 있으나, 두번의 감광막 도포 및 노광과정에서 첫번째 형성된 감광막패턴이 0.4μm 정도 두께가 남아있게되어 이차감광막 도포시 두께의 균일도가 떨어져, 촛점심도가 작아지고, CD 바이어싱이나 나칭등의. 불량이 발생하여 공정수율 및 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 두께의 균일도가 향상되며, 스페이스 폭이 작아 소자의 고집적화에 유리하고, 나칭발생등을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 미세패턴 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체 소자의 미세패턴 제조방법의 특징은,
반도체기판상에 형성되어 있는 피식각층상에 하측 감광막을 형성하는 공정과,
상기 하측 감광막 상에 감광막과는 식각 선택비차가 있는 물질로된 중간층을 형성하는 공정과,
상기 중간층 상에 제1상측 감광막을 형성하는 공정과,
상기 제1상측 감광막패턴을 제 1 노광마스크로 선택 노광하여 제 1 상측 감광막 패턴을 형성하는 공정과,
상기 제1상측 감광막패턴을 마스크로 노출되어 있는 중간층을 제거하여 중간층 패턴을 형성하는 공정과,
상기 구조의 전표면에 제2상측 감광막을 형성하는 공정과,
상기 제2상측 감광막을 제2노광마스크로 선택 노광하여 제2상측 감광막패턴을 형성하되, 상기 제2노광마스크의 광차단막 패턴들이 상기 제 1 노광마스크와는 일정 피치 만큼 노광마스크 패턴들이 이동되어있는 제2노광마스크를 사용하여 상기 제1상측 감광막패턴과는 소정 부분 중첩되도록 형성되는 공정과,
상기 중간층 패턴과 제2감광막패턴에 의해 노출되어있는 하부감광막을 제거하여 하부 감광막 패턴을 형성하고, 이를 마스크로 피식각층을 식각하는 공정을 구비함에 있다.
이하, 본발명에 따르 반도체 소자의 미세패턴 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제 2a도 내지 제 2d도는 본발명에 따른 반도체 소자의 미세패턴 제조 공정도이다.
먼저, 소자분리 산화막(도시되지 않음)등의 하부 구조물이 형성되어있는 예정된 구조의 반도체기판(1)상에 층간절연막이나 워드라인이 되는 다결정실리콘층의 피식각층(2) 형성한 후, 상기 피식각층(2)상에 하측 감광막(3)과 중간층(4) 및 제1상측 감광막(5)을 순차적으로 형성하고, 소정의 광차단막패턴(12)들이 투명기판(11)상에 형성되어 있는 제 1 노광마스크(10)를 사용하여 소정 파장의 빛으로 선택 노광한다. 이때 상기 제1상측 감광막(5)은 비노광영역이 패턴이 되는 포지티브형 감광막이며, 상기 중간층(5)은 상기 제1상측 감광막(5)과는 식각 선택비차가 있는 물질, 예를들어 SOG나 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 산화막, 질화막, Ti, TiN, Al계열 합금층 등으로 형성할 수 있으며, 상기 중간층(4)이 Ti나 TiN층일때는 500~1000Å, Al계열 합금층 일때는 500~1μm 정도의 두께로 형성한다. (제2a도 참조).
그다음 제 1 상측 감광막(4A)의 노광된 부분을 제거하는 현상 공정으로 제1상측 감광막(5) 패턴을 형성한 후, 상기 제1 상측감광막(5) 패턴에 의해 노출되어있는 중간층(4)에 대한 식각 공정을 진행하여 중간층(4) 패턴을 형성한다. 이때 상기 중간층(4) 패턴사에는 제1상측 감광막(5) 패턴의 잔류층이 약 0.2~0.6μm 정도 두께로 남아있으며, 이 높이를 감소시키기 위하여 100~350℃정도의 온도에서 열처리를 실시하여 상기 제1상측 감광막(5) 패턴 잔류층내의 수분을 증발시켜 높이가 약 0.05~0.2μm 정도로 낮아지게한다. 또한 제1상측감광막(5) 패턴을 사용한 중간층(4) 패턴의 건식식각 공정시 제1상측 감광막(5) 패턴내의 PAL등이 깨져 경화되어 제2상측 감광막 형성시 용재에 의해 손상되지 않을 수도 있다. (제 2b도 참조).
그후, 상기 구조의 전표면에 포지티브형 제2상측 감광막(6) 패턴을 형성한 후, 상기 제1노광마스크(10)와는 동일한 위치의 광차단막 패턴의 일측이 중첩되는 범위내에서 일정 피치 이동된 광차단막 패턴(17)들이 석영기판(16)상에 형성되어있는 제2노공마스크(15)를 사용하여 선택노광한다. (제 2c도 참조).
그다음 현상 공정을 진행하여 제2상측 감광막(6) 패턴을 형성한 후, 상기 제2상측 감광막(6) 패턴과 중간층(4) 패턴의 건식식각 공정시 제1상측 감광막(5) 패턴내의 PAL등이 깨져 경화되어 제2상측 감광막 형성시 용재에 의해 손상되지 않을 수도 있다. (제 2b도 참조).
그후, 상기 구조의 전표면에 포지티브형 제2상측 감광막(6)을 도포하고, 상기 제1노광마스크(10)와는 동일한 위치의 광차단막 패턴의 일측이 중첩되는 범위내에서 일정 피치 이동된 광차단막 패턴(17)들이 석영기판(16)상에 형성되어있는 제2노광마스크(15)를 사용하여 선택노광한다. (제 2c도 참조).
그다음 현상 공정을 진행하여 제2상측 감광막(6) 패턴을 형성한 후, 상기 제2상측 감광막(6) 패턴과 중간층(4) 패턴을 식각 마스크로 하여 노출되어 있는 하측 감광막(3)과 피식각층(2)을 순차적으로 건식 식각하여 종래의 TLR공정에 비해 작은 스페이스(S)를 갖는 피식각층(2) 패턴을 형성한다. (제 2d도 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 미세패턴 제조방법은 TLR 공정에서 상측 감광막의 도포,노광 및 현상을 두차례 진행하되, 노광마스크가 충분한 스페이스를 갖도록 형성된 노강마스크를 사용하여 일차 중간층 패턴 형성하고, 열처리하여 일차 상측 감광막 패턴의 높이를 감소시키고, 상기 노광마스크를 일정 피치 만큼 이동시켜 이차 상측 감광막패턴을 상기 중간층 패턴과 중첩되게 형성하고, 이차 상측 감광막패턴과 중간층패턴을 식각 마스크로하여 피식각층을 식각하여 작은 스페이스를 갖는 패턴을 형성하였으므로, 일차 형성된 상측 감광막패턴의 높이가 작아 두께 균일도가 향상되고, 분해능이 향상되어 더욱 작은 크기의 미세 패턴을 안정적으로 형성할 수 있어 소자의 고집적화에 유리하고 공정 여유도가 증가되어 공정수율이 향상되는 이점이 있다.

Claims (8)

  1. 반도체기판상에 형성되어 있는 피식각층상에 하측 감광막을 형성하는 공정과,
    상기 하측 감광막 상에 감광막과는 식각 선택비차가 있는 물질로된 중간층을 형성하는 공정과,
    상기 중간층 상에 제1상측 감광막을 형성하는 공정과,
    상기 제1상측 감광막을 제 1 노광마스크로 선택 노광하여 제 1 상측 감광막 패턴을 형성하는 공정과,
    상기 제1상측 감광막패턴을 마스크로 노출되어 있는 중간층을 제거하여 중간층 패턴을 형성하는 공정과,
    상기 구조의 전표면에 제2상측 감광막을 형성하는 공정과,
    상기 제2상측 감광막을 제 2 노광마스크로 선택 노광하여 제2상측 감광막패턴을 형성하되, 상기 제2노광마스크의 광차단막 패턴들이 상기 제 1 노광마스크와는 일정 피치 만큼 노광마스크 패턴들이 이동되어있는 제2노광마스크를 사용하여 상기 제1상측 감광막패턴과는 소정 부분 중첩되도록 형성하는 공정과,
    상기 중간층 패턴과 제2감광막패턴에 의해 노출되어있는 하부감광막을 제거하여 하부 감광막 패턴을 형성하고, 이를 마스크로 피식각층을 식각하는 공정을 구비하는 반도체소자의 미세패턴 제조방법.
  2. 제 1 항에 있어서,
    상기 중간층이 SOG, CVD 산화막, 질화막 Ti, TiN, Al계열 합금층으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성되는 것을 특징으로하는 반도체소자의 미세패턴 제조방법.
  3. 제 2 항에 있어서,
    상기 중간층이 Ti 또는 TiN층일때 500~1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 제조방법.
  4. 제 2 항에 있어서,
    상기 중간층이 Al계열 합금층 일때는 500~1μm 두께로 형성하는 것을 특징으로하는 반도체소자의 미세패턴 제조방법.
  5. 제 1 항에 있어서,
    상기 중간층 패턴 형성 후에 중간층 패턴의 상측에 제1상측 감광막 패턴 잔류층이 0.2~0.6μm 두께로 남아있는 것을 특징으로하는 반도체소자의 미세패턴 제조방법
  6. 제 5 항에 있어서,
    상기 제1상측 감광막 패턴 잔류층이 남아있는 경우 반도체기판을 열처리하여 상기 중간층 식각 공정후 남아 있는 제1상측 감광막패턴 잔류층의 높이를 감소시키는 공정을 구비하는 것을 특징으로하는 반도체소자의 미세패턴제조방법.
  7. 제 6 항에 있어서,
    상기 제1상측 감광막 패턴 잔류층의 열처리 공정을 100~350℃ 온도에서 실시하는 것을 특징으로하는 반도체소자의 미세패턴 제조방법.
  8. 제 6 항에 있어서,
    상기 열처리 후의 제1상측 감광막 패턴 잔류층의 높이가 0.05~0.2μm 인것을 특징으로하는 반도체소자의 미세패턴 제조방법.
KR1019950066132A 1995-12-29 1995-12-29 반도체 소자의 미세 패턴 제조방법 KR100223329B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950066132A KR100223329B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 미세 패턴 제조방법
TW085115408A TW308720B (en) 1995-12-29 1996-12-13 Method for forming fine patterns of a semiconductor device
US08/766,487 US5925578A (en) 1995-12-29 1996-12-13 Method for forming fine patterns of a semiconductor device
CN96114082A CN1079166C (zh) 1995-12-29 1996-12-26 用以形成半导体器件精细图形之方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950066132A KR100223329B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 미세 패턴 제조방법

Publications (1)

Publication Number Publication Date
KR100223329B1 true KR100223329B1 (ko) 1999-10-15

Family

ID=19447254

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950066132A KR100223329B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 미세 패턴 제조방법

Country Status (4)

Country Link
US (1) US5925578A (ko)
KR (1) KR100223329B1 (ko)
CN (1) CN1079166C (ko)
TW (1) TW308720B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100268912B1 (en) * 1997-11-06 2000-12-01 Hyundai Micro Electronics Co Method for etching of semiconductor device
US6284413B1 (en) * 1998-07-01 2001-09-04 Agere Systems Guardian Corp. Method of manufacturing semicustom reticles using reticle primitives and reticle exchanger
US6156487A (en) 1998-10-23 2000-12-05 Matsushita-Kotobuki Electronics Industries, Ltd. Top surface imaging technique for top pole tip width control in magnetoresistive read/write head processing
US6872506B2 (en) * 2002-06-25 2005-03-29 Brewer Science Inc. Wet-developable anti-reflective compositions
US6740469B2 (en) 2002-06-25 2004-05-25 Brewer Science Inc. Developer-soluble metal alkoxide coatings for microelectronic applications
US7507783B2 (en) * 2003-02-24 2009-03-24 Brewer Science Inc. Thermally curable middle layer comprising polyhedral oligomeric silsesouioxanes for 193-nm trilayer resist process
WO2005038878A2 (en) * 2003-10-15 2005-04-28 Brewer Science Inc. Developer-soluble materials and methods of using the same in via-first dual damascene applications
US7025280B2 (en) * 2004-01-30 2006-04-11 Tokyo Electron Limited Adaptive real time control of a reticle/mask system
US20070207406A1 (en) * 2004-04-29 2007-09-06 Guerrero Douglas J Anti-reflective coatings using vinyl ether crosslinkers
US20050255410A1 (en) * 2004-04-29 2005-11-17 Guerrero Douglas J Anti-reflective coatings using vinyl ether crosslinkers
US7575992B2 (en) * 2005-09-14 2009-08-18 Hynix Semiconductor Inc. Method of forming micro patterns in semiconductor devices
KR100843870B1 (ko) * 2006-07-14 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7914974B2 (en) 2006-08-18 2011-03-29 Brewer Science Inc. Anti-reflective imaging layer for multiple patterning process
EP2245512B1 (en) * 2008-01-29 2019-09-11 Brewer Science, Inc. On-track process for patterning hardmask by multiple dark field exposures
US9640396B2 (en) * 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
CN107422407B (zh) * 2016-05-24 2019-12-10 原相科技股份有限公司 彩色滤光阵列与应用其的影像感测装置
CN108109966B (zh) * 2018-01-30 2021-09-17 德淮半导体有限公司 静态随机存取存储器及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US426016A (en) * 1890-04-15 Key-fastener
US4275286A (en) * 1978-12-04 1981-06-23 Hughes Aircraft Company Process and mask for ion beam etching of fine patterns
US4591547A (en) * 1982-10-20 1986-05-27 General Instrument Corporation Dual layer positive photoresist process and devices
US4557797A (en) * 1984-06-01 1985-12-10 Texas Instruments Incorporated Resist process using anti-reflective coating
CA1313792C (en) * 1986-02-28 1993-02-23 Junji Hirokane Method of manufacturing photo-mask and photo-mask manufactured thereby
JPH04330709A (ja) * 1991-04-25 1992-11-18 Matsushita Electric Ind Co Ltd 微細パターン形成材料およびパターン形成方法
US5364716A (en) * 1991-09-27 1994-11-15 Fujitsu Limited Pattern exposing method using phase shift and mask used therefor
ES2111707T3 (es) * 1992-11-26 1998-03-16 Nederland Ptt Procedimiento de fabricacion de bifurcaciones pronunciadas de una guia de ondas en componentes opticos integrados.
US5376483A (en) * 1993-10-07 1994-12-27 Micron Semiconductor, Inc. Method of making masks for phase shifting lithography
JP2803999B2 (ja) * 1993-11-10 1998-09-24 現代電子産業株式会社 半導体装置の微細パターン製造法
JPH08293462A (ja) * 1995-02-21 1996-11-05 Seiko Epson Corp 半導体装置の製造方法
US5811222A (en) * 1996-06-24 1998-09-22 Advanced Micro Devices, Inc. Method of selectively exposing a material using a photosensitive layer and multiple image patterns

Also Published As

Publication number Publication date
CN1079166C (zh) 2002-02-13
US5925578A (en) 1999-07-20
TW308720B (en) 1997-06-21
CN1158495A (zh) 1997-09-03

Similar Documents

Publication Publication Date Title
KR100223329B1 (ko) 반도체 소자의 미세 패턴 제조방법
JP2803999B2 (ja) 半導体装置の微細パターン製造法
KR100231937B1 (ko) 멀티레벨 레티클 시스템 및 멀티레벨 포토레지스트 프로파일 형성 방법
KR100206597B1 (ko) 반도체 장치의 미세패턴 제조방법
KR970009825B1 (ko) 하프톤형 위상반전 마스크 및 그 제조 방법
JP2641362B2 (ja) リソグラフィー方法および位相シフトマスクの作製方法
KR19980028362A (ko) 반도체소자의 미세 패턴 제조방법
JP3475309B2 (ja) 位相シフトフォトマスクの製造方法
JPH0954420A (ja) 多段エッチング型基板の製造方法
JPH0722163B2 (ja) コンタクトホール用マスクパターン形成方法
JP3422054B2 (ja) 光学マスクおよびその製造方法
JPH0580492A (ja) 位相シフト層を有するフオトマスクの製造方法
KR100220940B1 (ko) 반도체 소자의 미세패턴 제조방법
KR100249726B1 (ko) 위상쉬프트포토마스크
KR19980028359A (ko) 반도체소자의 미세 패턴 제조방법
KR19980050152A (ko) 반도체소자의 미세패턴 제조방법
KR100372769B1 (ko) 반도체소자의미세패턴제조방법
KR0130168B1 (ko) 미세 패턴 형성방법
KR100669559B1 (ko) 콘택홀용 위상반전마스크
KR100372652B1 (ko) 반도체소자의미세콘택홀형성방법
KR100393202B1 (ko) 패턴형성에사용되는마스크및그제조방법
KR100249725B1 (ko) 위상쉬프트포토마스크
KR20080084254A (ko) 노광 마스크 제조 방법 및 반도체 소자
KR100333537B1 (ko) 반도체소자의콘택제조방법
KR970002430B1 (ko) 반도체 소자의 감광막패턴 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee