KR100221631B1 - Semiconductor capacitor manufacturing method - Google Patents
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Abstract
본 발명은 셀영역과 주변영역을 갖는 반도체 기판 위 전면에, 제1절연층, 에치스톱(ETCH STOP)층 그리고 제2절연층을 순차로 형성하는 공정과, 제2절연층 위 전면에 전도층을 형성하는 공정과, 전도층의 일부를 선택적으로 식각하여 셀영역에 스토리지 노드의 제1부위를 형성하되 주변영역에 전도층의 일부인 제1잔막을 남기는 공정과, 스토리지 노드의 제1부위 위, 제2절연층 위 그리고 제1잔막 위를 포함한 전면에 제3절연층을 형성하는 공정과, 제3절연층, 스토리지 노드의 제1부위, 제2절연층, 에치스톱층, 그리고 제1절연층의 일부를 선택적으로 식각하여 스토리지 노드 콘택홀을 형성하는 공정과, 제3절연층 위에, 스토리지 콘택홀을 통하여 반도체기판과 접속된, 스토리지 노드의 제2부위를 형성하는 공정과, 스토리지 노드의 제2부위에 연결된 실린더 형의 스토리지 노드의 제3부위를 형성하여, 제1, 2 및 제3부 위로 이루어진 스토리지 노드를 형성하는 공정과, 제3절연층과 제2절연층을 제거하되, 주변영역에 제2절연층 일부인 제2잔막을 남기는 공정을 포함하여 이루어진 캐패시터에 관한 것이다.The present invention sequentially forms a first insulating layer, an etch stop layer, and a second insulating layer on a front surface of a semiconductor substrate having a cell region and a peripheral region, and a conductive layer on the front surface of the second insulating layer. Forming a first portion of the storage node in the cell region by selectively etching a portion of the conductive layer, leaving a first residual film, which is part of the conductive layer, in the peripheral region; Forming a third insulating layer on the entire surface including the second insulating layer and the first residual layer; and a third insulating layer, a first portion of the storage node, a second insulating layer, an etch stop layer, and a first insulating layer. Selectively etching a portion of the to form a storage node contact hole, forming a second portion of the storage node on the third insulating layer and connected to the semiconductor substrate through the storage contact hole, and forming a storage node contact hole. Cylinder type connected to 2 parts Forming a third portion of the storage node to form a storage node formed over the first, second, and third portions; and removing the third and second insulating layers, wherein the third insulating layer is part of the second insulating layer in the peripheral region. The present invention relates to a capacitor including a process of leaving a residual film.
Description
제1도는 본 발명에 따른 반도체 캐패시터 제조방법의 일실시예를 설명하기 위해 반도체 소자 일부를 도시한 공정단면도.1 is a process cross-sectional view showing a portion of a semiconductor device to explain one embodiment of a method of manufacturing a semiconductor capacitor according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 실리콘기판 12 : 제1절연층11 silicon substrate 12 first insulating layer
13 : 에치스톱층 14 : 제2절연층13 etch stop layer 14 second insulating layer
14' : 제2잔막 15 : 스토리지 노드14 ': second remaining 15: storage node
16 : 제1잔막 17 : 제3절연층16: first remaining film 17: third insulating layer
18 : 스토리지 노드 콘택홀 19 : 기둥 절연막18: storage node contact hole 19: pillar insulating film
20 : 셀영역 21 : 불순물영역20: cell region 21: impurity region
30 : 주변영역 151 : 전도층30: peripheral area 151: conductive layer
151-1 : 스토리지 노드 제1부위 152 : 스토리지 노드 제2부위151-1: Storage node first part 152: Storage node second part
153 : 스토리지 노드 제3부위153: storage node third part
본 발명은 반도체 캐패시터 제조방법에 관한 것으로써, 특히 고집적 메모리소자의 캐패시터에서 충분한 정전용량을 확보하면서 셀(CELL) 부위와 주변(PERIPHERY) 부위 간의 단차를 개선할 수 있도록 한 반도체 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor capacitor, and more particularly, to a method of manufacturing a semiconductor capacitor capable of improving a step between a cell portion and a peripheral portion while securing sufficient capacitance in a capacitor of a highly integrated memory device. will be.
일반적으로 반도체 캐패시터의 정전용량의 증가목적으로 소위 핀타입(PIN-TYPE) 또는 실린더타입(CYLINDER TYPE) 등과 같이 스토리지 노드(STORAGE NODE)의 면적을 확대시키는 플로팅(FLOATING) 캐패시터가 널리 적용되고 있다. 그러나 이렇게 스토리지 노드의 면적을 증가시키는 플로팅 캐패시터는 필연적으로 스토리지 노드의 높이가 증가하므로써 셀(CELL) 영역과 주변(PERIPHERY) 영역 간의 심각한 단차문제를 낳게 된다. 이는 후속되는 평탄화 공정의 어려움과, 금속 포토리소그래피(PHOTOLITHOGRAPHY) 공정의 마진(MARGIN)을 감소에 따른 노광공정의 어려움이 있게 된다.In general, in order to increase the capacitance of semiconductor capacitors, a floating capacitor, which expands the area of a storage node, such as a pin-type or cylinder type, has been widely applied. However, the floating capacitor that increases the area of the storage node inevitably increases the height of the storage node, which causes a serious step problem between the cell area and the periphery area. This results in difficulty in the subsequent planarization process and in the exposure process by reducing the margin of the metallography (PHOTOLITHOGRAPHY) process.
본 발명은 핀타입과 실린더타입이 결합된 혼합형태로써 캐패시턴스를 증가시키고, 셀영역과 주변영역 간의 단차를 줄이므로써 종래 기술의 문제점을 해결하는 반도체 캐패시터 제조방법을 제공하고자 한다.The present invention is to provide a semiconductor capacitor manufacturing method that solves the problems of the prior art by increasing the capacitance in the form of a combination of the pin type and the cylinder type, and reducing the step between the cell region and the peripheral region.
본 발명의 반도체 캐패시터 제조방법은, 셀영역과 주변영역을 갖는 반도체 기판 위 전면에, 제1절연층, 에치스톱(ETCH STOP)층 그리고 제2절연층을 순차로 형성하는 공정과, 제2절연층 위 전면에 전도층을 형성하는 공정과, 전도층의 일부를 선택적으로 식각하여 셀영역에 스토리지 노드의 제1부위를 형성하되 주변영역에 전도층의 일부인 제1잔막을 남기는 공정과, 스토리지 노드의 제1부위 위, 제2절연층 위 그리고 제1잔막 위를 포함한 전면에 제3절연층을 형성하는 공정과, 제3절연층, 스토리지 노드의 제1위, 제2절연층, 에치스톱층, 그리고 제1절연층의 일부를 선택적으로 식각하여 스토리지 노드 콘택홀을 형성하는 공정과, 제3절연층 위에 스토리지 콘택홀을 통하여 반도체기판과 접속된, 스토리지 노드의 제2부위를 형성하는 공정과, 스토리지 노드의 제2부위에 연결된 실린더 형의 스토리지 노드의 제3부위를 형성하여, 제1, 2 및 제3부위로 이루어진 스토리지 노드를 형성하는 공정과, 제3절연층과 제2절연층을 제거하되 주변영역에 제2절연층 일부인 제2잔막을 남기는 공정을 포함하여 이루어진다.A semiconductor capacitor manufacturing method of the present invention comprises the steps of sequentially forming a first insulating layer, an etch stop layer and a second insulating layer on a front surface of a semiconductor substrate having a cell region and a peripheral region; Forming a conductive layer on the entire surface of the layer, selectively etching a portion of the conductive layer to form a first portion of the storage node in the cell region, but leaving a first residual film, which is part of the conductive layer, in the peripheral region; Forming a third insulating layer on the entire surface including the first portion, the second insulating layer, and the first remaining layer of the second insulating layer; and the third insulating layer, the first insulating layer, the second insulating layer, and the etch stop layer of the storage node. And selectively etching a portion of the first insulating layer to form a storage node contact hole, and forming a second portion of the storage node connected to the semiconductor substrate through the storage contact hole on the third insulating layer. On the storage node Forming a third portion of the cylindrical storage node connected to the two portions to form a storage node consisting of the first, second and third portions, and removing the third and second insulating layers, And leaving a second residual film that is part of the second insulating layer.
여기서, 제1, 2 및 제3절연층은 산화막으로 형성하는 것이 특징이며, 에치스톱층은 질화막으로 형성하는 것이 특징이다.The first, second and third insulating layers are formed of an oxide film, and the etch stop layer is formed of a nitride film.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 따른 반도체 캐패시터 제조방법의 일실시예를 설명하기 위해 반도체 소자 일부를 도시한 공정단면도이다.1 is a process cross-sectional view showing a part of a semiconductor device to explain an embodiment of a method of manufacturing a semiconductor capacitor according to the present invention.
본 발명의 반도체 캐패시터 제조방법은, 제1a도에 도시한 바와 같이, 실리콘기판(11) 위 전면에, 제1절연층(12), 에치스톱(ETCH STOP)층(13) 그리고 제2절연층(14)을 순차로 형성한다. 제1절연층은 층간절연막의 역할을 하는 것으로써 실리콘산화막, 에치스톱층은 실리콘질화막, 제2절연층은 실리콘산화막을 적용한다. 실리콘기판은 셀영역과 주변영역으로 구분할 수 있는데, 도면에서 도면부호(20)는 셀영역(30)는 주변영역을 나타내며, 불순물영역(21)이 형성되어 있다. 이어, 제2절연층(14) 위 전면에 전도층(151)을 형성한다. 전도층으로는 폴리실리콘을 적용한다.In the method of manufacturing the semiconductor capacitor of the present invention, as shown in FIG. 1A, the first insulating layer 12, the etch stop layer 13, and the second insulating layer are formed on the entire surface of the silicon substrate 11. (14) is formed sequentially. The first insulating layer serves as an interlayer insulating film, so that a silicon oxide film, an etch stop layer is a silicon nitride film, and the second insulating layer is a silicon oxide film. The silicon substrate may be divided into a cell region and a peripheral region. In the drawing, reference numeral 20 denotes a cell region 30 represents a peripheral region and an impurity region 21 is formed. Subsequently, a conductive layer 151 is formed on the entire surface of the second insulating layer 14. Polysilicon is used as the conductive layer.
이어서, 제1b도에 도시한 바와 같이, 전도층(151)의 일부를 선택적으로 식각하여 스토리지 노드의 제1부위(151-1)를 형성한다. 이때, 본 발명은 주변영역(30)에 전도층의 일부인 제1잔막(16)을 남긴다. 선택적인 식각방법으로는 일반적인 사진식각을 적용하면 된다.Subsequently, as illustrated in FIG. 1B, a portion of the conductive layer 151 is selectively etched to form the first portion 151-1 of the storage node. In this case, the present invention leaves the first residual film 16 that is a part of the conductive layer in the peripheral region 30. As an alternative etching method, general photolithography may be applied.
이어서, 제1c도에 도시한 바와 같이, 스토리지 노드의 제1부위(151-1) 위, 제2절연층(14) 위, 그리고 제1잔막(16) 위를 포함한 전면에 제3절연층(17)을 형성한다. 제3절연층(17)으로는 실리콘산화막을 적용하면 된다.Subsequently, as shown in FIG. 1C, a third insulating layer may be formed on the entire surface including the first portion 151-1, the second insulating layer 14, and the first residual layer 16 of the storage node. 17). The silicon oxide film may be applied to the third insulating layer 17.
이어서, 제3절연층(17), 스토리지 노드의 제1부위(151-1), 제2절연층(14), 에치스톱층(13), 그리고 제1절연층(12)의 일부를 선택적으로 식각하여, 제1d도에 도시한 바와 같이, 스토리지 노드 콘택홀(18)을 형성한다. 선택적인 식각으로는 일반적인 사진식각을 적용하면 된다.Subsequently, a portion of the third insulating layer 17, the first portion 151-1 of the storage node, the second insulating layer 14, the etch stop layer 13, and the first insulating layer 12 may be selectively selected. Etching forms a storage node contact hole 18 as shown in FIG. 1D. For selective etching, general photolithography may be applied.
이어서, 제1e도에 도시한 바와 같이, 제3절연층(17) 위에, 스토리지 노드의 제2부위(152)를 형성한다. 이 스토리지 노드의 제2부위는 콘택홀(18)을 통하여 기판(11)의 불순물영역(21)에 접속된다. 스토리지 노드의 제2부위(152)의 형성은 폴리실리콘을 제3절연층(17) 위 전면에 형성한 다음, 그 위에 기둥(PILLAR) 형성을 위한 절연막을 형성한 후, 절연막과 폴리실리콘을 식각하여 형성한다. 이때 기둥 절연막(19)이 형성되는데, 이 기둥 절연막은 차후, 실린더 형태의 스토리지 노드의 제3부위를 형성하기 위한 것이다.Subsequently, as shown in FIG. 1E, a second portion 152 of the storage node is formed on the third insulating layer 17. The second portion of the storage node is connected to the impurity region 21 of the substrate 11 through the contact hole 18. The formation of the second portion 152 of the storage node is performed by forming polysilicon on the entire surface of the third insulating layer 17, then forming an insulating film for forming pillars thereon, and then etching the insulating film and polysilicon. To form. At this time, a pillar insulating film 19 is formed, which is for forming a third portion of the storage node in the form of a cylinder.
이어서, 제1f도에 도시한 바와 같이, 스토리지 노드의 제2부위(152)에 연결된 스토리지 노드의 제3부위(153)를 형성한다. 이 스토리지 노드의 제3부위(153)의 형성은, 기둥 절연막(19)을 포함한 제3절연층(17) 위 전면에 폴리실리콘을 증착하여 형성한 다음, 폴리실리콘을 에치백하여 형성한다. 이렇게하여 제1(151-1), 제2(152) 그리고 제3부위(153)로 이루어진 스토리지 노드(15)가 형성된다.Subsequently, as shown in FIG. 1F, a third portion 153 of the storage node connected to the second portion 152 of the storage node is formed. The third portion 153 of the storage node is formed by depositing polysilicon on the entire surface of the third insulating layer 17 including the pillar insulating layer 19 and then etching back the polysilicon. In this way, the storage node 15 including the first 151-1, the second 152, and the third portion 153 is formed.
이어서, 제1g도에 도시한 바와 같이 습식각으로 기둥 절연막(19), 제3절연층(17) 그리고 제2절연층(14)을 제거하는데, 주변영역(30)의 제2절연층 일부인 제2잔막(14')이 잔류하도록 한다. 이렇게하여 주변영역(30) 부위의 제2잔막(14')과 제1잔막(16)은 차후 평탄화 공정시에 그대로 남겨져서 셀영역과 주변영역 간의 단차를 축소시키게 된다.Subsequently, as shown in FIG. 1G, the pillar insulation layer 19, the third insulation layer 17, and the second insulation layer 14 are removed by wet etching, and the first insulation layer is a part of the second insulation layer of the peripheral region 30. The remaining film 14 'is left. In this way, the second residual film 14 ′ and the first residual film 16 in the peripheral region 30 are left as they are during the subsequent planarization process, thereby reducing the step between the cell region and the peripheral region.
본 발명의 반도체 캐패시터 제조방법에 의해 제조된 캐패시터는, 셀영역과 주변영역 간의 단차가 같은 정도일 때, 기존의 단순한 실린더 구조를 갖는 소위 싱글(SINGLE) 실린더 구조에 비해 약 30％ 정도의 캐패시터 스토리지 면적을 증가시키게 되어 정전용량의 증대시킬 수 있는 개선 효과가 있다. 또한, 셀영역과 주변영역 간의 단차를 줄일 수 있으므로써, 후속 공정인 금속 배선 형성의 사진 공정에서 큰 마진 확보가 가능하다.The capacitor manufactured by the semiconductor capacitor manufacturing method of the present invention has a capacitor storage area of about 30% compared to a so-called single cylinder structure having a simple cylinder structure when the step between the cell region and the peripheral region is about the same. To increase the has the improvement effect to increase the capacitance. In addition, since the step difference between the cell region and the peripheral region can be reduced, a large margin can be secured in the subsequent photolithography process of forming the metal wiring.
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