KR100214788B1 - 차동 위상-시프트 키잉 신호 복조기 - Google Patents

차동 위상-시프트 키잉 신호 복조기 Download PDF

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Abstract

본 발명은 π/4- 시프트 DQPSK 변조 시스템에 따라 변조된 신호가 복조될 때 제공된 에러율이 개선되는 차동 위상 - 시프트 키잉(PSK) 신호 복조기에 관한 것이다. 본 발명의 차동 PSK 신호 복조기는 검출될 심볼이 제공되는 타이밍에 동기하여 카운터 시계 방향으로 각각 소정의 각도만큼 검출 기준 축의 위상을 위상 시프트 하기 위한 수단을 포함하여, 여기서 변조된 신호는 동기 검출되어서 심볼의 회전 각도와 검출 기준축의 각도가 서로 동등하게 되는 것을 방지하며, 제로 레벨이 복조된 출력으로써 출력되는 것을 방지한다. 본 발명의 다른 사상에 따라, 차동 PSK 신호 복조기는 최적한 통로를 선택하기 위해 Q - 축 레벨 변별 장치 및 I - 축 레벨 변별 장치의 출력으로부터 신호점의 체인징 트레이스를 판단하는 수단을 포함하며, 그리하여 비트 에러율(BER)을 감소하는 것이 가능하다.

Description

차동위상-시프트 키잉 신호 복조기
제1도는 종래 기술에 따른 DQPSK 변조에서 신호점의 위치를 설명하기 위해 사용되는 다이어그램.
제2도는 종래 기술에 따른 π/4-시프트 DQPSK 변조 시스템을 도시하는 블록 다이어그램.
제3도는 캐리어의 기준 위상 시프트를 설명하기 위해 사용되는 개략적인 도시도.
제4도는 본 발명의 제1실시예에 따른 차동 PSK 신호 복조기를 나타내는 블록 다이어그램.
제5도는 본 발명의 제2실시예에 따른 차동 PSK 신호 복조기를 나타내는 블록 다이어그램.
제6 및 7도는 각각 본 발명을 설명하기 위해 사용되는 개략적인 도시도.
* 도면의 주요부분에 대한 부호의 설명
1 ,2 : 동기 검출기 4 : 선택기
5 : π/2위상 시프터 11, 12 : PLL 회로
본 발명은 디지털 복조기에 관한 것으로 특히, π/4 시프트 DQPSK (differential quadrature - phase - shift keying) 신호를 복조시키는 복조기에 관한 것이다.
디지털 변조 시스템의 다양한 여러 변화가 제안되었다(일본국 공개 공보 59-16456 참조). 미국 및 일본에서 지금 사용중인 디지털 셀룰러 시스템에서, π/4-시프트 DQPSK 시스템의 한 예는 이미 결정되었다.
π/4 - 시프트 DQPSK 시스템의 경우에서, 상기 시스템이 정유하고 있는 주파수 대역폭은 최초의 DQPSK 의 대역폭과 비교하여 동일하며, 변조된 파의 파동은 작다. 그러므로 π/4 - 시프트 DQPSK 는 선형형으로 파워 증폭기가 동작할 수 있는 장점이 있다. 그러나, π/4 - 시프트 DQPSK 신호가 종래의 DQPSK 신호와 유사하게 복조된다면, 그때, 에러율이 나쁘게되는 단점이 있다.
제1도는 종래의 DQPSK 신호의 2 - 비트 데이터에 대응하는 신호점의 위치를 도시한다. 상기 경우, I-축 또는 Q-축에 평행한 위상을 갖는 캐리어는 복조에 사용되는 캐리어로써 이용된다.
캐리어 위상이 축 OI 와 동등하다고 가정하면, 그때, (+a/21/2, +a1/2)의 검출 레벨은 P1점에서 얻어진다. 그러므로 상기 검출 출력이 I - 축 변별기 및 Q - 축 변별기에 부가되면, 그때, (I=+, Q=+)의 변별된 출력이 얻어져서, 수신 신호(예를들면 00)가 복조될 수 있다.
이러한 복조는 π/4-시프트 DQPSK 변조 시스템에서 이루어진다. π/4 - 시프트 DQPSK 변조 시스템의 필수적인 점은 제2도 및 3도을 참조하여 기술해로한다.
제2도는 π/4 - 시프트 DQPSK 변조 시스템의 장치를 개략적으로 도시하는 블록 다이어그램이다. 제2도에 도시된 바와 같이, π/4 - 시프트 DQPSK 변조 시스템에서, 최초의 직렬 데이터, 즉, 직렬로 전송되는 2-비트 신호 XK, YK는 직병렬(S/P) 컨버터 회로(38)에 의해 병렬 신호로 변환되며 이러한 신호는 위상 - 시프트된 신호 IK, QK를 발생하는 차동 DQPSK 변조 회로(31)에 제공된다.
이러한 π/4 - 시프트 DQPSK 변조 시스템에서 t=KT (T는 심볼 지속기간)에서 변조된 파 MK는 다음 등식(1)으로 표시된다.
그러므로 변조된 파 MK는 복잡한 수의 형태로 표시된다. 위상 시프트 양는 다음 표1에 표시된 바와 같이 2-비트 신호 XK및 YK에 의해 결정된다.
그러므로π/4-시프트 DQPSK 파의 신호점은 제3도를 형성하는 신호점 변이 다이어그램에 도시된다. 특히, 신호점이 t=(k-1)· T 시점에서 P점에 존재한다고 가정하면,
(1) (X= 1, Y= 1) 이면, 그때 신호점은 P로 이동된다.
(2) (X= 0, Y= 1) 이면, 그때 신호점은 P로 이동된다.
(3) (X= 0, Y= 0) 이면, 그때 신호점은 P로 이동된다.
(4) (X= 1, Y= 0) 이면, 그때 신호점은 P로 이동된다.
(X= 0, Y= 1)이면, 그때 신호점은 P로 이동된다.
다음, t=(K) 시점에서
(1) (X= 1, Y= 1) 이면, 그때 신호점은 P로부터 P로 이동된다.
(2) (X= 0, Y= 1) 이면, 그때 신호점은 P로부터 P로 이동된다.
(3) (X= 0, Y= 0) 이면, 그때 신호점은 P로부터 P로 이동된다.
(4) (X= 1, Y= 0) 이면, 그때 신호점은 P로부터 P로 이동된다.
신호점은 상기 기술된 바와 같이 이후 유사하게 이동된다.
DQPSK 변조 시스템에 따라 변조된 신호가 복조될 때, 축 OP의 위상과 동일한 위상을 갖는 캐리어가 복조 기준 측으로 사용된다면, (+a, o)은 복조된 출력으로써 출력된다. 상기 복조된 출력이 I - 축 변별기 또는 Q - 축 변별기에 제공되면, 캐리어 - 대 - 잡음(C/N) 비율이 작은 수신 상태에서, 검출기가 출력(I=+, Q=-) 또는 (I=+, Q=+)를 유도하는 가능성이 있으며 따라서 에러를 야기시킨다. 결론적으로 데이터의 에라율은 크게 나쁘게 된다.
그러나, π/4 - 시프트 DQPSK 변조 시스템은, 위상(0, 0)에서 π/4 씩 이동되기 때문에 기존 위상축이 심볼의 전송시간에 동기하여 시계방향으로 각각 45°씩 회전되는 DQPSK 시스템으로 고려될 수도 있다. 결론적으로 상기 변조 시스템에 따라 변조된 신호가 복조될 때, 검출 기준 축의 위상이 고정되는 종래의 동기 검출기가 사용된다면, 매 시간 간격 2t (예를들면, 2 - 비트 데이터가 P으로부터 P로 변화되고 상기 순서로 P으로 변화될때)에서 상기 언급된 단점이 발생한다. 그때, 비트 에러율이 나빠지게 되는 단점이 있다.
그러므로 본 발명의 목적은 종래 기술에 따른 문제점을 제거한 45 - 시프트 PSK 신호용 복조기를 제공하는 것이다.
특히, 본 발명의 목적은 π/4 - 시프트 DQPSK 변조 시스템에 따라 변조된 파가 복조될 때 비트 에러율이 개선되는 45 - 시프트 PSK 신호용 복조기를 제공하는 것이다.
본 발명의 한 사상에 따라서 디지털 복조기는, 위상이 소정의 각도로 시프트되는 다수의 검출 신호를 발생하는 검출 신호 발생 회로와, 상기 검출 신호 발생 회로에 의해 발생된 다수의 검출 신호중 하나를 선택하며, 선택된 신호를 심볼 검출 신호로써 동기 검출기에 제공하는 검출 선호 선택 회로와, 상기 검출 신호 선택 회로로부터 검출 신호 출력의 위상이 검출될 심볼이 제공되는 시점에 동기하여 시계 방향으로 소정의 각도만큼 시프트되도록 상기 검출 신호 선택 회로의 선택 동작을 제어하는 검출 기준 축제어 회로로 구성된다.
본 발명의 다른 사상에 따라서, 디지털 복조기는 동기 검출기로부터의 I -축 출력 및 Q -축 출력이 게이트 회로에 제공되어, 게이트 회로가 소정의 논리 출력을 유도할 때 상기 언급된 검출 기준 축이 시계 방향으로 시프트되도록 배열된다.
상기 기술된 바와 같이 배열된 디지털 복조기에 따라서, 검출 신호의 위상이 검출된 심볼이 제공되는 타이밍에 동기하에 시계 방향으로 소정의 각도만큼 시프트될 때, 심볼의 회전 각도와 검출 신호의 기준 축 각도가 상호 일치하는 것을 방지하는 것이 가능하다. 그러므로, 제로 레벨 출력은 복조된 출력으로써 출력되는 것을 방지할 수 있어, 레벨 검출기에서 에러 발생의 가능성이 감소한다.
본 발명의 다른 특징 및 목적은 첨부된 도면을 참조하여 상세히 기술하기로 한다.
제4도는 본 발명의 제 1실시예에 따른 디지털 복조기의 주요 부분을 나타내는 블록 다이어그램이다. 상기 디지털 복조기는 π/4 - 시프트 DQPSK 변조 시스템에 따라 변조되는 디지털 신호를 복조하기에 적합하다.
제4도에 도시된 바와 같이, 상기 실시예에서 디지털 복조기는, 선형단(도시되지 않음)의 회로로부터 제공된 중간 주파수(IF) 신호가 제 1 및 제2동기 검출기(1,2)에 제공되고 또한 멀티플라이어(3)에 제공하도록 배열된다. 제1검출기(1)는 I-축 방향으로 입력 정보를 검출하는데 적합하고, 제2검출기(2)는 Q-축 방향으로 입력 정보를 검출하는데 적합하다.
상기 제 1 및 제2 검출기(1,2)에는 선택기(4)로부터의 입력 정보 추출 신호 S가 제공된다. 특히, 검출 신호 S는 제1검출기(1)에 직접 제공되며 또한, π/4위상-시프터(5)를 통해 제2검출기(2)에 제공되며, 입력 정보 추출 신호는 제1 및 제2 검출기(1,2)에서 π/4만큼 위상 시프트된다. 추후 상세히 기술되는 바와 같이 , 상기 실시예에 따르면, 검출 신호 S의 위상은 디지털 신호의 2 - 비트 심볼이 전송되는 타이밍에서 동기로 회전된다.
제1검출기(1)로부터 검출된 출력 신호 S는 Q - 축 레벨 변별기(6)에 제공되며, 제 2검출기(2)로부터 검출된 출력 신호 S는 Q - 축 레벨 변별기(7)에 제공된다. 제1 및 제2검출기(1, 2)의 검출된 출력 신호 S및 S는 멀티플라이어(10)에 제공되며 상호 승산된다.
상기 멀티플라이어(10)는 심볼 검출 타이밍 신호를 발생하는데 적합하다. 상기 멀티플라이어(10)의 출력은 제1 위상-고정 루프(PLL) 회로(11)에 제공되며, 제 1 PLL 회로(11)의 출력은 주파수 분주 회로(12)에 제공되며, 그리하여, 심볼 검출 타이밍 신호 S가 발생된다. 즉, 2T(T는 심볼 지속기간)의 타이밍은 이러한 회로들에 의해 검출된다.
주파수 분주 회로(12)로부터의 타이밍 신호 S는 3 - 비트 카운터(13)에 제공된다. 상기 3 - 비트 카운터(13)는 다음단에서 선택기(4)의 선택 동작을 결정하는데 사용되는 디코드 신호 S를 발생한다. AND 회로 (15)로부터 유도된 AND 출력 신호 S는 3 - 비트 카운터(13)의 리세트 단자(R)에 제공된다.
AND 회로(15)에 입력 단자에는 I - 축 및 1 - 축 레벨 변별기(6, 7)의 레벨 검출된 출력이 제공된다. 그러므로, 상기 레벨 변별기(6, 7)의 양 출력이 하이 H 레벨로 진행할 때 (예를들면 제 3도에서 기준 위상은 0 - I 이며 신호점은 P), 3 - 비트 카운터(13)는 리세트되며, 초기 상태에서 디코드 신호 S의 위상을 설정한다.
멀티플라이어(3)에 제공된 IF 신호는 8로 승산되고 그때 입력 신호 IF 에 동기되는 클럭 신호는 Sck를 발생하는 제 2 PLL 회로(16)에 제공된다. 상기 클럭 신호 Sck 는, 시프트 동작의 타이밍 제어를 위해 사용되는 클럭 신호로써 시프트 레지스터(17)의 클럭 입력 단자 ck 에 제공된다. 상기 클럭 신호 Sck 는 주파수 분주 회로(18)에 의해 8로 분주되어 시프트 레지스터(17)의 신호 입력 단자에 제공된다.
시프트 레지스터(17)는 클럭 신호 Sck 에 동기하여 8단계로 입력 신호를 시프트하여 병렬 신호의 형태로 직렬 입력 신호를 출력한다. 그러므로 시프트 레지스터(17)는 위상이 각각 π/4 만큼 시프트되는 8캐리어 신호 S를 출력한다.
이러한 캐리어 신호 S는 상기 언급된 선택기(4)에 제공되며, 상기 캐리어 신호중 하나는 디코드 신호 S를 기초로 하여 선택되고, 검출 신호 S로써 제 1 및 제 2 검출기(1, 2)에 제공된다.
검출 신호 S는 I - 축에 대해 디지털 신호를 동기 검출하는 제 1검출기(1)에 직접 제공되며, 또한 Q - 축에 대해 디지털 신호를 동기 검출하는 제 2검출기(2)에 π/2 위상 - 시프트(5)를 통해 제공된다.
제 1 및 제 2검출기(1,2)에서의 동기 검출에 따르면, 심볼 검출 기준 축의 위상은 심볼이 전송되는 것에 의해 타이밍 신호 S에 동기하여 시계 방향으로 각각 45° 회전된다. 제1 및 제2검출기(1, 2)로부터 검출된 출력 신호 S및 S는 상기 기술된 바와 같이 AND 회로 (15)의 입력 단자에 제공되며, 또한 병렬 - 대 - 직렬(즉, P/S)컨버터 회로(19)에 제공된다.
상기 실시예의 디지털 복조기가 정지 상태에 있을 때, 즉, 캐리어가 심볼 전송 타이밍에 동기하여 각각 45°씩 위상 시프트되고 동기 복조가 수행될 때, 최초의 DQPSK 의 것과 같은 동일한 처리가 검출된 심볼로부터 직렬 데이터를 복조시키기 위해 수행된다.
특히, 시간 t' = (k - 1) 및 t = kT에서 신호점의 위상 회전 각도는 관측되고 병렬 데이터는 다음 표 2에 따라 직렬 데이터로 변환된다.
상기 방법에서, 병렬 - 대 - 직력 컨버터 회로(19)에 의해 직렬 신호로 변환된 신호는 복조기 출력 신호 S로써 외부 회로에 전달된다.
상기 기술된 바와 같이 본 발명의 회로 구성에 따르면, 검출 기준축의 각도 및 심볼의 회전 각도가, 검출된 심볼이 제공되는 타이밍에 동기하여 역시계 방향으로 소정의 각도에 의해 검출 신호의 위상을 위상 시프트 함으로써 서로 충돌하는 것을 방지할 때, 제로 레벨 출력은 복조된 출력으로써 출력되는 것을 방지할 수 있다. 그러므로, 위상이 고정된 캐리어가 제공되는 동기 검출기와 비교할 때, 직렬 데이터를 재생하는 레벨 검출기는 디지털 복조기를 소형화시키고 값이 저렴한 회로 구성으로 단순화 될수 있다. 또한, 제로 레벨 출력이 복조된 출력으로써 출력되는 것을 방지할 때, 레벨 검출기에서의 에러 검출이 방지될 수 있어, 비트 에러율(BER)은 상당히 개선된다.
제5도는 본 발명의 제 2 실시예에 따른 미분 PSK 복조기를 나타내는 블록도이다. 제 5도에서, 제 4도와 동일한 부분은 동일한 참조 번호로 표시하며 상세한 설명은 생략하기로 한다.
제5도에 도시된 바와 같이, 상기 실시예의 차동 PSK 복조기에서, 위상 회전 양 검출 수단(24)은 제 1 및 제 2 검출기 (1, 2)의 출력 단자에 접속된다. 판독 전용 메모리(ROM)표(25)는 상기 위상 회전 양 검출 수단(24)에 의해 제어된다. 제 1통로 선택 회로(26)는 각 신호점의 체인징 트레이스(changing trace) (통로)를 선택하는데 적합하다. 메트릭 메모리(31a 내지 34a)는 부가된 값(메트릭)을 기억하는데 적합하다. 트레이스 상태 메모리(31b 내지 34b)는 각 신호점의 체인징 트레이스를 기억하는데 적합하다. 예를들면, 4개의 트레이스 상태 메모리에는 4 신호점마다 제공된다. 비교 및 선택 회로(46)는 기준값과 메트릭 메모리(31a 내지 34a)의 판독 출력 값을 비교하는데 적합하다. 참조 번호(47)는 제 2통로 선택 회로를 표시하며, 참조번호(48)는 데이터 디코더를 표시한다.
제5도에 있어서, 제 1 및 제 2검출기(1, 2)로부터 각각 유도된 검출 출력 S및 S은 위상 회전 양 검출 수단(24)에 제공된다. 위상 회전 양 검출 수단(24)은 다음 처리에 따라 ROM 표(5)를 사용함으로써 입력 동기 검출 출력 S및 S를 기초로하여 입력 신호의 위상 회전양을 검출한다.
(1) I 채널의 검출 출력 S이 포지티브 또는 네거티브인지 결정한다.
(2) Q 채널의 검출 출력 S이 포지티브 또는 네거티브인지 결정한다.
(3) r = │Q│ / │I│ 계산
(4) ROM ψ=tan (r)계산
표(25)를 기초로하여 여기서, 0ψ /2
(제 6도 참조).
(5) I 및 Q 의 포지티브 또는 네거티브를 기초로 하여 - ψ+결정한다.
DQPSK 변조 시스템에 따라 변조된 신호가 임의의 신호점으로부터 임의의 신호점까지 이동시키기 위해 4개의 위치를 가질 때, 상기 언급된(1) 내지 (5)의 처리는 4번 반복된다.
이러한 처리는 DQPSK 변조 시스템, 즉, π/4 시프트 DQPSK 시스템에 관하여 상세히 기술된다.
DQPSK 변조 시스템에서, T는 심볼이 전송되는 시간 간격을 표시한다로 가정하면, 그때, 임의의 타이밍 시점에서 변조된 파의 위상은 t=(n-1)·T및 t=n·T 사이의 심볼 변화에 응답하여 결정된다. 즉, 상기 변조 시스템은 일종의 회선 코딩 시스템으로 생각될 수도 있으며, 코딩율이 1/1이고, 제한 길이가 3인 회선 코딩 시스템일 수도 있다.
비테브리 알고리즘 (Viterbi clgorithm)으로 불리운 최대 가능한 검출 방법은 회선 코드 신호의 디코딩 방법으로 공지된다. 기본적으로 상기 실시예에서, π/4 시프트 DQPSK 변조 시스템에 따라 변조된 신호는 비테브리 알고리즘과 같은 최대 가능한 검출 방법을 사용함으로써 디코드된다.
제 6도를 형성하는 상태 변이 다이어그램에 도시된 바와 같이, π/4 시프트 DQPSK 변조 시스템에서, 8 상태는 가능하나, 상기 상태는 임의의 신호점으로부터 다른 신호점까지 자유롭게 이동되지 못한다. 이러한 경우, 단지 4개의 신호점만이 상태 변이점으로 제공된다. 즉, 변조된 파 Mk 의 위상은 상기 언급된 등식(1)에 의해 표시된다.
등식(1)에서, (XK, YK)는 한쌍의 심볼이며, 위상 변화는 상기 표시된 표 1에 도시된 바와 같이 한쌍의 심볼(XK, YK)의 함수로써 생각될 수도 있다.
그러므로, 위상 시프트가 위상 회전 양검출 수단(24)에 의해 검출될 때, 제 7도에 도시된 바와 같이 트레릴스 다이어그램(즉, 트레이스 다이어그램)이 얻어진다. 상태 변이가 시점 t = T에서 신호점 P1으로부터 시작하는 경우 상기 실시예의 동작을 지금부터 설명하기로한다. 이러한 경우, 특정 시작점을 디코드하는 것은 필요하지 않으며, 임의의 시작점이 문제없이 상승하는 것은 공지되었다.
t=3T 시점에서, 나머지 통로가 검출되고 t=3T 시점에서 신호점 P1에 관하여 신호점 P2, P4, P6및 P8의 신호점으로부터의 통로가 고려될 수도 있다. 그러므로 상기 4개의 신호점 P2, P4, P6및 P8중 하나를 선택하기 위하여, 가능한 최대의 통로가 계산된다. (I2, Q2)는 t=2t 시점에서 동기 검출 출력을 표시하고 (I3, Q3)가 t= 3t 시점에서 동기 검출 출력을 표시한다고 가정하면, 그때 상기 시점에서 위상 시프트된 양 ψ3은 다음과 같이 표시된다. ψ3= f(I3, Q3) - f(I2, Q2) --- (1A) 여기서, F(In, Qn)는 (In, Qn))에 의해 결정된 위상 양 ψ이다.
상기 등식(1A)에 의해 계산된 위상 시프트 양 ψ3은, P2- P1, P4- P1, P6- P1및 P8- P1에서 각각의 상태변이의 양과 비교되며, 이러한 위상 시프트양에서, 최고로 가능한 위상 시프트양이 남는다.
즉, 다음 상태 변이를 갖은 위상 시프트 양은 다음에서 최대가 된다. P2→ P1: π/4, P4→ P1: →3/4π, P6→ P1: +3/4π, P8→ P1: +1/4π. 그러므로 나머지 통로가 선택될 때, 아래에 표현된 최대 위상 시프트양을 갖은 나머지 통로가 제5도에서 통로 선택 회로(26)에 의해 선택된다.
예를들면= +1/4π 일 때, │ 3-(1/4π) 는 최소가 된다.
결론적으로 P8→ P1의 통로는 정확하고 다른 통로가 취소되는 동안 나머지 통로로 남아있는다.
신호점 P3, P5, P7에서 나머지 통로는 이러한 계산을 연속적으로 수행함으로써 계산된다.
그때, T=4t 시점에서 각 신호점 p2, p4, p6, p8에 도달하는 통로가 선택되고 유사한 동작이 반복된다. 그때, 이러한 경우, P1→P2가 정확하고 상기 통로의 부가된 값을 표시하는 메트릭 Mi 이 다음 등식에 의해 계산되면 4개의 통로가 존재한다.
등식 (2)에서의 i는 t=NT 시점에서 나머지 통로의 메트릭이다. 또한은 상기 언급된 등식(1A)에 의해 계산된 위상 양을 표시하며,은, t=(n-1)·T 로부터 t=n·T 까지의 상태 변이가 수행될 때 예측된 양을 표시한다. 이러한 경우,은 -1/4π, -3/4π, +3/4π, +1/4π 중 하나로부터 계산될 수 있다.
상기 방법에서, 메트릭 Mi는 4개의 나머지 통로에 대해 계산되며, 부가된 값은 메트릭 RAM(31a 내지 34a)에 기억된다. 또한, 특정 신호점을 표시하는 트레이스 상태는 메트릭 RAM(31a 내지 34a)에 일치하여 제공된 트레이스 상태 메모리 (31b 내지 34b)에 각각 기억된다. 장시간 주기후, 메트릭 RAM(31a 내지 34a)에 기억된 메트릭 값은 비교 및 선택 회로 (46)에 의해 판독되고 검색된다. 그때, 에러가 최소화되는 통로가 선택되고, 통로 선택 회로(47)를 통하여 데이터 디코더(48)에 제공된다.
그러므로 선택된 통로는, 최대 통로 즉, 최소 에러율을 갖은 데이터이다. 임의의 모의 시험에 따라, 지속기간이 가능한 긴시간 주기후, 제한 길이가 통과되며, 나머지 통로는 통합된다. 그러므로 모든 비트에서 디지털 데이터를 결정하는 종래 기술에 따른 시스템과 비교하여, 비트 에러율(BER)은 반이 감소될 수 있다.
위상 회전 양이 상기 기술된 바와 같은 ROM 표를 사용함으로써 얻어진다면 위상 회전 양은 tan-1(I,Q)를 계산함으로써 직접 얻어질 수도 있다.
본 발명의 상기 언급된 장치에 따라, 4 신호점에서의 위상 회전양은 검출된 출력 I/Q 으로부터 계산되고, 나머지 위상 회전양은 소정의 위상 각도와 비교되며, 각 신호점에서의 가능성은 비교된 결과를 기초로 하여 검출되어 그것에 의해 나머지 통로를 선택하며 나머지 위상의 데이터 표시 위상 에러는 충분히 긴 시간 주기동안 기억되며, 그결과 각 통로의 가능성이 비교될 때, 충분히 긴시간 주기동안 축전된 에러는 비교될 수 있다. 그러므로, 각 타이밍 시점에서 정확한 통로 및 부정확한 통로의 위상 에러의 축적된 양은 크게 다르다. 그러므로 하나의 나머지 통로가 각 통로의 가능성을 비교함으로써 선택될 때, 선택시의 에러는 방지되고 그러므로 비트 에러율은 데이터가 모든 비트에서 결정되는 종래 기술의 에러율과 비교하여 상당히 개선될 수 있다.
첨부된 도면을 참조하여 본 발명의 양호한 실시예를 기술하였지만, 종래 기술에 숙달된 사람은 본 발명의 사상 및 범위로부터 출발없이도 여러 변형 및 수정이 가능하다.

Claims (6)

  1. 디지털 변조된 신호를 동기 검출하기 위한 동기 검출기와; 그 위상이 소정의 각도만큼 다른 다수의 검출 신호를 발생하기 위한 검출 신호 발생 회로와; 상기 검출 신호 발생 회로로부터 하나의 검출 신호를 선택하여, 그 선택된 신호를 상기 동기 검출기에 심별 검출 신호로서 제공하기 위한 검출 신호 선택 회로 및; 검출될 심볼이 제공되는 타이밍과 동기하여 상기 검출 신호 선택 회로로부터의 상기 검출 신호 출력의 위상을 소정의 각도만큼 시프트시키기 위한 검출 기준축 제어 회로를 구비하는 것을 특징으로 하는 차동 위상 - 시프트 키잉(PSK) 신호 복조기.
  2. 제1항에 있어서, 상기 동기 검출기는 I-축 레벨 신호 및 Q-축 레벨 신호를 검출하여, 상기 검출된 출력을 게이트 회로에 제공하며, 상기 게이트 회로가 소정의 논리 출력을 도출할 때 상기 검출 기준 축은 초기 위상에 설정되는 것을 특징으로 하는 차동 위상 -시프트 키잉(P나) 신호 복조기.
  3. 제2항에 있어서, 상기 검출 신호 선택 회로로부터의 상기 검출 신호 출력의 위상은 각각 π/4 각도만큼 시프트되는 것을 특징으로 하는 차동 위상-시프트 키잉(PSK) 신호 복조기.
  4. 제1항에 있어서, 그 위상이 소정의 각도만큼 시프트된 다수의 검출 신호를 발생하기 위한 상기 검출 신호 발생 회로는 클럭 신호가 제공되는 시프트 레지스터로 구성되며, 상기 검출 기준 축 제어 회로는 상기 게이트 회로가 소정의 논리 출력을 도출할 때 상기 검출 기준축을 초기 상태로 리세트하는 카운터 및 상기 카운터의 출력에 응답하여 상기 시프트 레지스터의 출력을 선택하기 위한 선택기로 구성되며, 상기 선택기에 의해 선택된 출력은 상기 동기 검출기에 제공되는 것에 특징으로 하는 차동 위상-시프트 키잉(PSK나) 신호 복조기.
  5. I/Q 동기 검출기의 출력으로부터 위상 회전 양을 검출하기 위한 위상 회전 양 검출 수단과; 다수의 신호점에서의 가능성이 상기 위상 회전 양 검출 수단으로부터의 위상 회전 양 출력을 기초하여 소정의 범위 내에서 떨어지는 통로를 선택하기 위한 통로 선택 회로 및; 다수의 신호점에서 상기 가능성의 부가된 값이 소정의 범위내로 떨어지는 상기 통로의 데이터를 기억시키기 위한 메트릭 기억 메모리를 구비하며, 상기 데이터는 메모리 기억 메모리의 판독 출력에 의해 복조되는 것을 특징으로 하는 차동 위상-시프트 키잉(PSK) 신호 복조기.
  6. 제5항에 있어서, 상기 통로 선택 회로에 의해 선택된 신호점의 통로를 기억하기 위한 트레이스 상태 기억 메모리를 구비하는 것을 특징으로 하는 차동 위상-시프트 키잉(PSK) 신호 복조기.
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