KR100214623B1 - Phasing compensation circuit of disc reproducer - Google Patents
Phasing compensation circuit of disc reproducer Download PDFInfo
- Publication number
- KR100214623B1 KR100214623B1 KR1019960061236A KR19960061236A KR100214623B1 KR 100214623 B1 KR100214623 B1 KR 100214623B1 KR 1019960061236 A KR1019960061236 A KR 1019960061236A KR 19960061236 A KR19960061236 A KR 19960061236A KR 100214623 B1 KR100214623 B1 KR 100214623B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- phase
- waveform shaped
- efm
- bit clock
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10481—Improvement or modification of read or write signals optimisation methods
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
Abstract
본 발명은 디스크 재생기의 위상 동기 보상 회로에 관한 것으로 특히, 디스크에서 검출되어 파형 정형된 신호의 길이를 계수하여 3T 이하로 판단하면 그 파형 정형된 신호와 비트 클럭의 위상차를 1 비트 클럭 지연함에 의해 이득을 보상함으로써 위상 동기를 조정하여 안정적인 재생 동작을 수행할 수 있도록 창안한 것이다. 이러한 본 발명은 파형 정형된 신호(EFM)의 에지 시점을 기준으로 그 파형 정형된 신호(EFM)와 비트 클럭(BCLK)의 위상 차를 검출하는 위상 검출부(210)와, 상기 파형 정형된 신호(EFM)의 길이를 계수하여 3T 이하인지 검출하는 신호 검출부(240)와, 이 신호 검출부(240)에서 파형 정형된 신호(EFM)가 3T 이하임을 검출하면 상기 위상 검출부(210)에서 검출한 위상차 신호를 1비트 클럭 지연하여 출력하는 이득 조정부(250)와, 이 이득 조정부(250)의 출력 신호를 입력으로 소정 저역 성분을 필터링하는 저역 필터부(220)와, 이저역 필터부(220)의 출력 신호에 제어되어 발진된 비트 클럭(BCLK)을 상기 위상 검출부(210)에 궤환시키는 전압 제어 발진부(230)로 구성한다.The present invention relates to a phase synchronization compensation circuit of a disc player. In particular, when the length of a waveform shaped signal detected by the disc is counted and determined to be 3T or less, the phase difference between the waveform shaped signal and the bit clock is delayed by one bit clock delay. By compensating for the gain, the phase synchronization is adjusted so that a stable playback operation is performed. The present invention includes a phase detector 210 for detecting a phase difference between the waveform shaped signal EFM and the bit clock BCLK based on an edge time point of the waveform shaped signal EFM, and the waveform shaped signal ( A signal detector 240 that counts the length of the EFM and detects whether it is 3T or less, and when the signal detector 240 detects that the waveform shaped signal EFM is 3T or less, the phase difference signal detected by the phase detector 210. A gain adjustment unit 250 for outputting a delayed one-bit clock, a low pass filter unit 220 for filtering a predetermined low pass component as an input signal of the gain adjuster unit 250, and an output of the low pass filter unit 220. The voltage controlled oscillator 230 is configured to feedback the oscillated bit clock BCLK to the phase detector 210.
Description
본 발명은 디스크 재생기에 관한 것으로 특히, 위상 동기를 조정하여 안정적인 재생 동작을 수행하도록 한 디스크 재생기의 위상 동기 보상 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a disc player, and more particularly, to a phase lock compensation circuit of a disc player which performs a stable playback operation by adjusting phase synchronization.
일반적으로 디스크 재생기는 제1도의 블록도와 같이 구성된다.Generally, a disc player is constructed as shown in the block diagram of FIG.
이러한 디스크 재생기는 디스크의 기록 데이터가 검출되어 아나로그 파형 정형된 신호(EFM)를 입력으로 하는 위상 동기 회로(PLL)에서 재생을 위한 동기를 조정함에 의해 안정적인 재생 동작을 수행하게 된다.Such a disc player performs a stable reproducing operation by adjusting the synchronization for reproducing in the phase synchronizing circuit PLL which receives the recording data of the disc and inputs the analog waveform shaped signal EFM.
종래 디스크 재생기의 위상 동기 회로는 제2도의 블록도에 도시된 바와 같이, 디스크에서 검출되어 파형 정형된 신호(EFM)의 에지 시점에서 그 파형 정형된 신호(EFM)와 비트 클럭(BCLK)의 위상 오차를 검출하는 위상 검출부(110)와, 이 위상 검출부(110)의 출력 신호(PDOUT)를 입력으로 저역 성분을 필터링하는 저역 필터부(120)와, 이 저역 필터부(120)의 출력 신호를 입력으로 비트 클럭(BCLK)을 생성하는 전압 제어 발진부(130)로 구성된다.As shown in the block diagram of FIG. 2, the phase synchronization circuit of the conventional disc player has a phase of the waveform shaped signal EFM and the bit clock BCLK at the edge of the waveform shaped signal EFM detected on the disk. A phase detector 110 for detecting an error, a low pass filter 120 for filtering low pass components by inputting the output signal PDOUT of the phase detector 110, and an output signal of the low pass filter 120 The voltage controlled oscillator 130 generates a bit clock BCLK as an input.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.Referring to the operation of the prior art as follows.
디스크의 기록 데이터가 검출되어 아나로그 파형 정형된 신호(EFM)가 위상 동기 회로(PLL)에 입력되면 위상 검출부(110)는 비트 클럭(BCLK)과 상기 검출 신호 (EFM)의 위상을 비교하여 그 위상차를 검출하게 된다.When the recording data of the disk is detected and the analog waveform shaped signal EFM is inputted to the phase synchronization circuit PLL, the phase detector 110 compares the phase of the bit clock BCLK with the detection signal EFM. The phase difference is detected.
예를 들어, 제3a도 제3b도와 같이 아나로그 파형 정형된 신호(EFM)와 비트 클럭(BCLK)이 일치하는 경우 위상 검출부(110)의 출력 신호(PDOUT)는 제3도 (c)와 같이 하이와 로우 레벨의 구간이 일치하지만, 제4a도 제4b와 같이 파형 정형된 신호(EFM)가 비트 클럭(BCLK)보다 위상이 빠른 경우에는 위상 검출부(110)의 출력 신호(PDOUT)는 제4c도와 같이 하이 레벨의 구간이 길게 되고 제5a도 제5b도와 같이 파형 정형된 신호(EFM)가 비트 클럭(BCLK)보다 위상이 느린 경우에는 상기 출력 신호(PDOUT)는 제5c도와 같이 하이 레벨의 구간이 짧아진다.For example, when the analog waveform shaped signal EFM and the bit clock BCLK coincide with each other as illustrated in FIG. 3A and 3B, the output signal PDOUT of the phase detector 110 is as shown in FIG. 3C. When the periods of the high and low levels coincide with each other, but the waveform shaped signal EFM is faster than the bit clock BCLK as shown in FIG. 4A and FIG. 4B, the output signal PDOUT of the phase detector 110 is 4c. When the high level section is long as shown in FIG. 5A and the waveform shaped signal EFM is slower than the bit clock BCLK as shown in FIG. 5A and FIG. 5B, the output signal PDOUT is a high level section as shown in FIG. 5C. This shortens.
이때, 저역 필터부(120)는 위상 검출부(110)의 출력 신호(PDOUT)를 입력으로 저역 성분을 필터링하여 직류 성분을 출력하게 된다.At this time, the low pass filter 120 filters the low pass component by inputting the output signal PDOUT of the phase detector 110 to output a DC component.
이에 따라, 전압 제어 발진부(130)가 저역 필터부(120)의 출력 전압에 제어되어 발진함에 의해 비트 클럭(BCLK)을 생성하게 된다.Accordingly, the voltage controlled oscillator 130 is controlled by the output voltage of the low pass filter 120 to generate the bit clock BCLK.
이때, 전압 제어 발진부(130)의 비트 클럭(BCLK)은 위상 검출부(110)에 궤환되어 다시 파형 정형된 신호(EFM)와 위상차 비교에 이용되어진다.At this time, the bit clock BCLK of the voltage controlled oscillator 130 is fed back to the phase detector 110 and used to compare the waveform EMF with the phase difference.
따라서, 디스크의 기록 데이터에 대한 신호(EFM)과 비트 클럭(BCLK)의 위상차를 검출하여 그 차를 '0' 이 되도록 하는 상기 동작을 반복함에 의해 정확하게 동기를 맞추게 된다.Accordingly, the phase difference between the signal EFM and the bit clock BCLK with respect to the recording data of the disc is detected and the synchronization is repeated by repeating the above operation so that the difference becomes '0'.
그러나, 디스크 재생 시스템이 고배속화됨에 따라 디스크를 읽는 광픽업의 속도의 한계로 고주파 신호 부분이 열화되기 쉽다.However, as the disc reproducing system becomes higher, the high frequency signal portion is likely to deteriorate due to the limitation of the speed of optical pickup of reading discs.
특히, 3T에서 11T 까지의 데이터를 가지는 파형 정형된 신호(EFM)중에서도 가장 높은 주파수인 3T 신호가 열화되기 쉽다. 여기서, T 는 1비트 클럭(BCLK)의 시간 주기이다.In particular, among the waveform shaped signals (EFMs) having data from 3T to 11T, the 3T signal, which is the highest frequency, is likely to deteriorate. Here, T is the time period of the 1-bit clock BCLK.
또한, 파형 정형된 신호(EFM)중 3T 신호가 차지하는 비율이 약 30% 로서 가장 많은 영향을 미치는데, 이는 먼지, 흠집 등에 의한 디스크 표면의 손상으로 인한 영향도 3T 에서 가장 크다는 의미를 포함한다.In addition, the proportion of the 3T signal in the waveform-formed signal (EFM) is about 30%, which has the most influence, which means that the impact due to the damage of the disk surface due to dust, scratches, etc. is also the largest in 3T.
다라서, 종래에는 고주파 신호에 열화가 발생하면 그 열화된 만큼 위상 검출 오류가 발생하게 되어 위상 동기 조정이 불안정해짐으로 재생 동작이 불안정하게 되는 문제점이 있다.Therefore, in the related art, when a deterioration occurs in a high frequency signal, a phase detection error occurs as much as the deterioration thereof, and thus, the reproducing operation becomes unstable because the phase synchronization adjustment becomes unstable.
예를 들어, 제6a도와 같이 디스크의 기록 데이터가 검출될 때 정상적인 경우 제6b도와 같이 파형 정형된 신호(EFM)가 출력되지만, 3T 신호의 열화에 의해 위상 검출 오류가 발생하는 경우 제6c도와 같이 4T 신호와 위상이 일치하여도 위상 오류 만큼 전압 제어 발진부(130)의 비트 클럭(BCLK)이 위상 검출부(110)에 궤환됨으로 위상 동기 조정이 불안정하게 될 요인으로 작용하게 된다.For example, when the recording data of the disk is detected as shown in FIG. 6A, the waveform shaped signal EFM is output as shown in FIG. 6B in the normal case, but when the phase detection error occurs due to deterioration of the 3T signal, as shown in FIG. Even if the phase coincides with the 4T signal, the bit clock BCLK of the voltage controlled oscillator 130 is fed back to the phase detector 110 as much as the phase error, thereby causing the phase synchronization adjustment to become unstable.
본 발명은 종래 기술의 단점을 개선하기 위하여 디스크에서 검출되어 파형 정형된 신호의 길이를 계수하여 3T 이하로 판단하면 그 파형 정형된 신호와 비트 클럭의 위상차를 1 비트 클럭 지연함에 의해 이득을 보상함으로써 위상 동기를 조정하여 안정적인 재생 동작을 수행할 수 있도록 창안한 디스크 재생기의 위상 동기 보상회로를 제공함에 목적이 있다.In order to improve the disadvantages of the prior art, when the length of the waveform-formed signal detected by the disk is counted and determined to be 3T or less, the present invention compensates the gain by delaying the phase difference between the waveform-shaped signal and the bit clock by one bit clock. It is an object of the present invention to provide a phase synchronization compensation circuit of a disc player, which is designed to perform a stable playback operation by adjusting phase synchronization.
제1도는 일반적인 디스크 재생기의 블록도.1 is a block diagram of a general disc player.
제2도는 종래의 위상 동기 회로의 블록도.2 is a block diagram of a conventional phase-lock circuit.
제3도 내지 제5도는 제2도에서의 타이밍도.3 to 5 are timing diagrams of FIG.
제6도는 제2도에서의 고주파 열화시의 파형도.6 is a waveform diagram at the time of high frequency degradation in FIG.
제7도는 본 발명에 따른 위상 동기 보상 회로의 블록도.7 is a block diagram of a phase locked compensation circuit according to the present invention.
제8도는 제7도에서의 타이밍도.8 is a timing diagram in FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
210 : 위상 검출부 220 : 저역 필터부210: phase detector 220: low pass filter
230 : 전압 제어 발진부 240 : 신호 검출부230: voltage controlled oscillator 240: signal detector
250 : 이득 조정부250: gain adjustment unit
본 발명은 상기의 목적을 달성하기 위하여 파형 정형된 신호의 에지 시점을 기준으로 파형 정형된 신호와 비트 클럭의 위상 차를 검출하는 위상 검출 수단과, 상기 파형 정형된 신호의 길이를 계수하여 3T 이하인지 검출하는 신호 검출 수단과, 이 신호 검출 수단에서 파형 정형된 신호가 3T 이하임을 검출하면 상기 위상 검출 수단의 위상차를 1비트 클럭 지연하여 출력하는 이득 조정 수단과, 이 이득 조정 수단의 출력 신호를 입력으로 소정 저역 성분을 필터링하는 저역 필터 수단과, 이 저역 필터 수단의 출력 신호에 제어되어 발진된 클럭을 상기 위상 검출 수단에 궤환시키는 전압 제어 발진 수단으로 구성한다.According to an aspect of the present invention, there is provided a phase detection means for detecting a phase difference between a waveform shaped signal and a bit clock based on an edge time point of a waveform shaped signal, and counting a length of the waveform shaped signal to 3T or less. A signal detecting means for detecting the acknowledgment, a gain adjusting means for delaying the phase difference of the phase detecting means by one bit when the waveform shaped signal is detected to be 3T or less, and outputting the output signal of the gain adjusting means. A low pass filter means for filtering a predetermined low pass component with an input, and a voltage controlled oscillation means for feeding back the clock detected and controlled by the output signal of the low pass filter means to the phase detection means.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the drawings.
본 발명의 실시예는 제7도의 블록도에 도시한 바와 같이, 파형 정형된 신호(EFM)의 에지 시점을 기준으로 그 파형 정형된 신호(EFM)와 비트 클럭(BCLK)의 위상 차를 검출하는 위상 검출부(210)와, 상기 파형 정형된 신호(EFM)의 길이를 계수하여 3T 이하인지 검출하는 신호 검출부(240)와, 이 신호 검출부(240)에서 파형 정형된 신호(EFM)가 3T 이하임을 검출하면 상기 위상 검출부(210)에서 검출한 위상차 신호를 1비트 클럭 지연하여 출력하는 이득 조정부(250)와, 이 이득 조정부(250)의 출력 신호를 입력으로 소정 저역 성분을 필터링하는 저역 필터부(220)와, 이 저역 필터부(220)의 출력 신호에 제어되어 발진된 비트 클럭(BCLK)을 상기 위상 검출부(210)에 궤환시키는 전압 제어 발진부(230)로 구성한다.According to an embodiment of the present invention, as shown in the block diagram of FIG. 7, the phase difference between the waveform shaped signal EFM and the bit clock BCLK is detected based on the edge time point of the waveform shaped signal EFM. A phase detector 210, a signal detector 240 that counts the length of the waveform shaped signal EFM and detects whether it is 3T or less, and that the waveform shaped signal EFM in the signal detector 240 is 3T or less. If detected, the gain adjusting unit 250 delays and outputs the phase difference signal detected by the phase detecting unit 210 by one bit, and the low pass filter unit filtering a predetermined low pass component by using the output signal of the gain adjusting unit 250 ( And a voltage controlled oscillator 230 for feeding back the phase detection unit 210 the oscillated bit clock BCLK controlled by the output signal of the low pass filter unit 220.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.Referring to the operation and effect of the embodiment of the present invention configured as described above are as follows.
디스크의 기록 데이터가 검출되어 아나로그 파형 정형된 신호(EFM)가 위상 동기 회로(PLL)에 입력되면 위상 검출부(210)는 비트 클럭(BCLK)과 상기 파형 정형된 신호(EFM)의 위상을 비교하여 그 위상차(PDOUT)를 검출하게 된다.When the recording data of the disk is detected and the analog waveform shaped signal EFM is input to the phase lock circuit PLL, the phase detector 210 compares the phase of the bit clock BCLK and the waveform shaped signal EFM. The phase difference PDOUT is detected.
이때, 신호 검출부(220)는 파형 정형된 신호(EFM)를 계수하여 그 길이가 ` 3T' 이하인지 판단하게 된다.At this time, the signal detector 220 counts the waveform-shaped signal EFM and determines whether the length is less than or equal to 3T.
이에 따라, 신호 검출부(240)에서 파형 정형된 신호(EFM)의 길이가 ` 3T` 보다 길다고 판단하여 로우 신호를 출력하면 이득 조정부(250)는 위상 검출부(210)의 출력신호(PDOUT)를 지연함이 없이 저역 필터부(220)에 출력하게 된다.Accordingly, when the signal detector 240 determines that the length of the waveform shaped signal EFM is longer than 3T, the gain adjuster 250 outputs the output signal PDOUT of the phase detector 210. It outputs to the low pass filter 220 without delay.
따라서, 저역 필터부(220)가 이득 조정부(250)을 통해 입력된 위상차 신호(PDOUT)에 대해 소정 저역 성분만을 필터링하면 전압 제어 발진부(230)가 그 필터링된 전압에 제어되어 발진함에 의해 비트 클럭(BCLK)을 위상 검출부(210)에 궤환시키게 된다.Therefore, when the low pass filter 220 filters only a predetermined low pass component with respect to the phase difference signal PDOUT input through the gain adjuster 250, the voltage controlled oscillator 230 is controlled by the filtered voltage to oscillate the bit clock. BCLK is fed back to the phase detector 210.
만일, 제8a도 제8b도와 같이 파형 정형된 신호(EFM)가 비트 클럭(BCLK)보다 위상이 빠른 경우라면 위상 검출부(110)는 제8c도와 같이 하이 레벨의 구간이 긴 위상차 신호(PDOUT)를 출력하게 된다.If the waveform-shaped signal EFM is faster than the bit clock BCLK as shown in FIG. 8A and FIG. 8B, the phase detector 110 may output a phase difference signal PDOUT having a high level section as shown in FIG. 8C. Will print.
이때, 신호 검출부(240)는 제8d도와 같은 파형 정형된 신호(EFM)의 길이를 계수하여 제8e도와 같이 '3T' 이하로 판단하면 제8f도와 같이 하이 신호를 이득 조정부(250)에 출력하게 된다.At this time, the signal detector 240 counts the length of the waveform shaped signal (EFM) as shown in FIG. 8d, and if it is determined as '3T' or less as shown in FIG. 8e, outputs a high signal to the gain adjuster 250 as shown in FIG. 8f. do.
이에 따라, 이득 조정부(250)는 위상 검출부(210)의 출력 신호(PDOUT)를 제8g도와 같이 비트 클럭(BCLK)의 1 싸이클만큼 지연하여 위상차의 이득 즉, 위상차 신호(PDOUT)의 폭을 조정하게 된다.Accordingly, the gain adjusting unit 250 delays the output signal PDOUT of the phase detector 210 by one cycle of the bit clock BCLK as shown in FIG. 8g to adjust the gain of the phase difference, that is, the width of the phase difference signal PDOUT. Done.
여기서, 위상차 신호(PDOUT)를 비트 클럭의 1 싸이클 지연시키는 이유는 3T 신호 이후에 위상차가 검출되도록 하기 위한 것이다.The reason for delaying the phase difference signal PDOUT by one cycle of the bit clock is to detect the phase difference after the 3T signal.
따라서, 저역 필터부(220)가 이득 조정부(250)을 통해 입력된 위상차 신호(PDOUT)에 대해 소정 저역 성분만을 필터링하면 전압 제어 발진부(230)가 그 필터링된 전압에 제어되어 발진함에 의해 비트 클럭(BCLK)을 위상 검출부(210)에 궤환시킴에 의해 고주파 부분의 열화에 의한 동기 불안정을 제거하게 된다.Therefore, when the low pass filter 220 filters only a predetermined low pass component with respect to the phase difference signal PDOUT input through the gain adjuster 250, the voltage controlled oscillator 230 is controlled by the filtered voltage to oscillate the bit clock. By feeding back BCLK to the phase detector 210, the synchronous instability caused by deterioration of the high frequency portion is eliminated.
상기에서 상세히 설명한 바와 같이 본 발명은 위상차 신호의 길이를 계수하여 '3T' 이하이면 소정 비트 클럭만큼 지연시킴으로써 동기 불안정을 제거하여 안정적인 재생 동작을 수행할 수 있도록 하는 효과가 있다.As described in detail above, the present invention has an effect of performing a stable reproducing operation by eliminating synchronous instability by delaying the length of the phase difference signal by a predetermined bit clock if it is '3T' or less.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960061236A KR100214623B1 (en) | 1996-12-03 | 1996-12-03 | Phasing compensation circuit of disc reproducer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960061236A KR100214623B1 (en) | 1996-12-03 | 1996-12-03 | Phasing compensation circuit of disc reproducer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980043390A KR19980043390A (en) | 1998-09-05 |
| KR100214623B1 true KR100214623B1 (en) | 1999-08-02 |
Family
ID=19485521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960061236A KR100214623B1 (en) | 1996-12-03 | 1996-12-03 | Phasing compensation circuit of disc reproducer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100214623B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474988B1 (en) * | 1997-07-15 | 2005-06-07 | 삼성전자주식회사 | Digital Phase-Locked Loop and Noise Reduction Method with Noise Rejection |
| JP3863522B2 (en) * | 2003-12-25 | 2006-12-27 | Ｎｅｃエレクトロニクス株式会社 | Digital VCO, VCO circuit, PLL circuit, information recording apparatus, and synchronous clock signal generation method |
-
1996
- 1996-12-03 KR KR1019960061236A patent/KR100214623B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980043390A (en) | 1998-09-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0663117B1 (en) | Timing recovery circuit for synchronous waveform sampling | |
| US5666341A (en) | Data detection apparatus | |
| JPS58220226A (en) | Phase locked loop controlling circuit | |
| US5548570A (en) | Optical reproducing circuit having, a binarized signal pulse compensation circuit | |
| EP0727782B1 (en) | Optical disk reproducing apparatus | |
| JP2581074B2 (en) | Digital PLL circuit | |
| KR101079758B1 (en) | Digital pll device | |
| KR100221438B1 (en) | Synchronous clock generation circuit | |
| KR100214623B1 (en) | Phasing compensation circuit of disc reproducer | |
| EP0453285B1 (en) | Time base error signal generating apparatus | |
| KR100276742B1 (en) | Frequency Control System of EFM Signal Frame Period Detection Circuit and Bit Synchronization Clock Signal for EFM Signal Regeneration | |
| JPH01211368A (en) | Spindle servo device for disk playing device | |
| KR100846773B1 (en) | Apparatus for detecting and correcting wobble error and Phase Locked Loop circuit thereby | |
| JP2000261316A (en) | Phase synchronous circuit | |
| KR100192236B1 (en) | A dvcr | |
| JP4032442B2 (en) | Synchronous circuit | |
| JP2675096B2 (en) | Playback signal correction method | |
| KR19990023158A (en) | FIEL circuit, control method thereof, and disc-type recording medium reproducing apparatus | |
| KR20030021016A (en) | Apparatus and method for compensating a phase error in wobble phase locked loop | |
| KR100226825B1 (en) | Data recovery device | |
| KR20010011117A (en) | Clock recovery circuit having wide capture range | |
| KR20000008832A (en) | Phase lock loop system for photo-disk | |
| JPH0777385B2 (en) | Digital information playback device | |
| JPH0634307B2 (en) | Digital information playback device | |
| KR980011294A (en) | Digital data restoration device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060502 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |