JP4032442B2

JP4032442B2 - Synchronous circuit

Info

Publication number: JP4032442B2
Application number: JP21002796A
Authority: JP
Inventors: 直樹木津; 昇八嶋; 和宏杉山; 滋松井; 由香里平塚
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-08-08
Filing date: 1996-08-08
Publication date: 2008-01-16
Anticipated expiration: 2016-08-08
Also published as: JPH1055627A

Description

【０００１】
【発明の属する技術分野】
この発明は、ディジタルデータ再生装置に関し、特に光ディスクなどの再生信号処理回路に用いて、ディジタル入力信号に含まれる同期信号の検出と、同期信号が欠落した場合やノイズにより疑似同期信号が発生した場合の同期保護を行い得る同期回路に関する。
【０００２】
【従来の技術】
ディジタルデータ再生装置でデータ再生を行うには、まずディスクなどの記録媒体から、光ピックアップにより再生信号が読み取られ、この再生信号は増幅器で増幅されて波形等価器でディジタル信号に変換され、同期検出回路により同期信号が検出されてデータとの同期がとられる。
【０００３】
コンパクトディスク（ＣＤ）の場合、ディスク上に記録されるディジタル情報はＥＦＭ(eight to fourteen Modulation)変調を受けて、所定のフォーマットに従ってフレーム内に配列されており、１フレームは先頭に配置されたフレーム同期信号、複数のオーディオ情報ワード、および誤り訂正用のビットを含み、全体として、５８８チャネルビットにより構成される。フレーム同期信号は２４チャネルビットからなり、他の情報と区別できるように特定のパターンを有している。フレーム同期信号は、情報を再生する際、フレーム分割と、フレーム内のデータを所定の単位で分割するための制御信号を発生するために用いられる。同期検出回路はディスク上の傷などによる同期信号の欠落などにも対処できるよう、通常、同期信号を補間する機能を持つ同期保護回路を含んでいる。
【０００４】
また、新たな情報メディアとして注目されているディジタル・ビデオ・ディスク（ＤＶＤ）は大容量を実現しており、コンピュータ分野でも大きな期待がもたれている。その読み出し専用メモリであるＤＶＤ−ＲＯＭは、各フレームの先頭に配置された３２チャネルビットからなるフレーム同期信号（ＳＹ０〜ＳＹ７）は特定のパターンを有しており、ある決まった配列に従って配置されて、１セクタを構成している。１セクタは２６フレームからなり、セクタの先頭に配置されるフレーム同期信号を特に、セクタ同期信号という。ＤＶＤの再生には、フレーム同期信号の検出およびセクタ同期信号の検出と保護が必要である。
【０００５】
図５は従来技術の一例として、コンパクトディスク（ＣＤ）に見られる同期信号検出回路と同期保護回路を含む同期回路を示す図、図６はその動作説明のためのタイミング図である。図５において、入力端子１０１に印加された同期信号を含む１フレームＮビットの入力信号は、ディスクからの再生信号に含まれるクロック成分を検出する図示していないＰＬＬ回路に基づいて生成されるクロックと共に同期信号検出回路１０３に印加されて同期信号を検出するクロックは１フレーム毎にクロック端子１０２に印加される。同期信号検出回路１０３の出力はゲート１０４に接続され、そこではクロックを分周し、１／Ｎ分周器（Ｎ進カウンタ）１０５のリセット端子に接続される。１／Ｎ分周器１０５の出力は窓発生器１０６に接続され、この出力はゲート１０４の出力によりリセットされるカウンタ１０７に接続される。セレクタ１０８は窓発生器１０６またはカウンタ１０７の出力をゲート１０４の制御端子に接続する。１／Ｎ分周器１０５の出力は出力端子１０９に接続される。
【０００６】
この同期回路では、同期信号検出回路１０３は同期信号を検出し、ゲート１０４に出力する。ゲート１０４はセレクタ１０８に応じて同期信号検出回路１０３の同期検出信号の１／Ｎ分周器１０５への供給を制御する。１／Ｎ分周器１０５はゲート１０４の出力が“Ｈ”になる毎にリセットされ、クロックのＮビット毎にフレーム同期制御信号を出力端子１０９に出力する。窓発生器１０６は分周器１０５がフレーム同期制御信号を出力してから次のフレーム同期信号が出力されるはずのＮビット目の前後数ビットの間その出力を“Ｈ”に、つまり、窓を生成し、セレクタ１０８を介してゲート１０４を導通させる。同期信号検出回路１０３と分周器１０５との間で同期がとれている場合には、セレクタ１０８は窓発生器１０６の出力をゲート１０４に供給し、前のフレームの同期信号によって作られた窓により同期信号検出回路１０３の出力信号を分周器１０５に供給し、これによって、真の同期信号以外のノイズによる誤動作を防止する。
【０００７】
また、ドロップアウトなどによりフレーム同期信号が検出されない場合には、同期信号検出回路１０３の出力およびゲート１０４の出力は図６（Ａ）のように欠落する。この場合でも、分周器１０５によりＮビット毎に出力信号が現れる、すなわち、補間される。同期信号が検出されない場合、カウンタ１０７はリセットされず、窓発生器１０６の出力によりフレーム毎にカウントアップされる。カウンタ１０７はあらかじめセットされたカウント（ここでは４フレーム）になるとその出力が“Ｈ”になる。セレクタ１０８はカウンタ１０７の出力が“Ｈ”になるとゲート１０４を開く。この状態になって同期信号検出回路１０３から初めて出力される信号がゲート１０４から出力され、分周器１０５およびカウンタ１０７はリセットされる。このとき分周器１０５はリセットされるときの出力信号を出力端子１０９に出力する。
【０００８】
しかし、もし図６（Ｂ）のように、カウンタ１０７の出力が“Ｈ”になって初めての同期信号検出回路１０３の出力がノイズである場合には、このノイズにより分周器１０５およびカウンタ１０７はリセットされる。このため窓発生器１０６はこのノイズからＮビット目前後に数ビットの窓を生成する。したがって、ノイズの後に正しく同期信号が検出されたとしても、窓発生器１０６の窓出力と同期信号検出回路１０３の出力のタイミングが合わないので、ゲート１０４から出力信号は得られず、つまり、同期がとれない。
【０００９】
【発明が解決しようとする課題】
従来のディジタル再生装置の、同期検出回路は以上のように構成されているので、ノイズなどが原因で同期信号が欠落した場合、ノイズの後に正しく同期信号が検出されたときでも同期がとれずに誤りの同期信号を作ってしまうという欠点がある。
【００１０】
この発明は、上記のような問題点の解消を目的としてなされたもので、同期信号が欠落してノイズなどの疑似同期信号が検出された場合でも適切な同期保護が可能な同期検出回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係るディジタルデータ再生装置の同期回路は、各フレームがフレーム同期信号とデータで構成されるディジタル信号から、前記フレーム同期信号を検出し、フレーム同期検出信号を出力する同期検出手段と、クロックパルスを１フレーム期間、計数する第一のカウンタと、前記第一のカウンタにより、前記フレーム同期検出信号から１フレーム期間毎に内挿同期信号を発生する内挿同期信号手段と、前記第一のカウンタから、特定の幅を持つ同期検出窓を出力する同期検出窓発生手段と、前記同期検出窓のオン・オフを制御する状態遷移制御手段と、同期検出窓がオン状態の時には、前記同期検出窓発生手段の出力中の前記同期検出信号または前記内挿同期信号をフレーム同期信号として出力し、また、同期検出窓がオフ状態の時には、前記同期検出信号をそのままフレーム同期信号として出力する同期回路であって、前記状態遷移制御手段は状態遷移カウンタを有し、現フレームにおいて前記同期検出窓がオンであるかオフであるかという状態、および前フレームで検出したフレーム同期検出信号と現フレームで検出したフレーム同期検出信号のフレーム同期が取れているか否かの情報に基づいて、前記状態遷移カウンタに同期状態の確からしさに応じた値が与えられ、前記状態遷移カウンタに与えられた前記値により、次のフレームの同期検出窓がオンであるかオフであるかを、前記状態遷移制御手段が制御するものである。
【００１７】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
実施の形態１．
図１は、この発明の実施の形態１であるディジタルデータ再生装置の同期検出部（フレーム同期信号検出および保護回路）を示すブロック図である。図において１はシリアル−パラレル変換器、２は同期信号検出部、５は１フレームを計数するカウンタ、６はカウンタ５の出力から窓（ある幅の間“Ｌ”を出力）を発生する窓発生器、７は窓のオン・オフを切り換える状態遷移カウンタ、８は窓の立ち上がりエッジを検出するエッジ抽出器、１０はカウンタ出力から内挿同期信号を発生する内挿同期信号発生部、３，４，９および１１はゲート回路で、９は窓オン状態のときに窓発生器６出力を導通させるゲート回路、３は窓オフ状態または窓オン状態での窓に対して“Ｌ”を出力するゲート回路、４は同期信号検出部２で検出されたフレーム同期信号が窓オフ状態で検出されるか、または窓内に検出されたときにこのフレーム同期信号を導通させるゲート回路、１１は内挿同期信号発生部１０の出力である内挿同期信号、または同期信号検出部２で検出したフレーム同期信号を出力するゲート回路である。
【００１８】
図２はＤＶＤ（ディジタル・ビデオ・ディスク）の物理フォーマットを示す。各フレームは、複数パターン（ＤＶＤの場合８×４パターン、３２ビット）存在するフレーム同期信号とデータとの連続で構成され、フレームが複数個一定のフレーム同期信号の配列をもって集まり、１セクタを構成する。以下、ＤＶＤを例にして説明する。
【００１９】
次に動作について説明する。上記したようなディジタル入力信号がシリアルに入力されるのを受けて、シリアル−パラレル変換器１はパラレルデータに変換する。同期信号検出部２はこのパラレルデータからフレーム同期信号に一致するパターンがあるか比較し、一致するパターンを検出した場合にはフレーム同期検出信号“Ｌ”を出力する。
【００２０】
例えば、状態遷移カウンタ７は、２ビットダウンカウンタで構成され、窓オン状態で、かつ窓内に同期信号を検出することができなかった場合、窓のエッジ抽出器８の出力をイネーブルにし、窓のエッジでカウントダウンする。それ以外の場合には次のような手続きに従って表(STATE TABLE) の値をロードする。図１中の破線で囲まれた部分で示したように、表(STATE TABLE) は窓のオン／オフ(WINOFF)、および同期ロック信号(JUST)の組合せにより状態遷移カウンタ７にロードする値を決定する。
（１）窓オフ（WINOFF=0）状態で同期信号を検出した場合（JUST=0にして) 、“１”をロードする。
（２）窓オン（WINOFF=1）状態でかつ窓内に同期信号を検出したが、フレーム同期がとれていない（JUST=1）場合、“２”をロードする。
（３）窓オン（WINOFF=1）状態でかつ窓内に同期信号を検出し、さらに１４８８ビット間隔でフレーム同期がとれている（JUST=0）場合には、“３”をロードする。
【００２１】
図３はそのタイミングの一例を示した図である。このケースでは、
（１）まず最初は窓はオフ状態にあり、状態遷移カウンタ７の値は“０”なので“Ｌ”を出力している。従って、ゲート３出力は“Ｌ”で、フレーム同期検出信号はゲート４を導通し、カウンタ５をリセットする。カウンタ５は１フレーム（１４８８ビット）カウンタで、このカウンタ５の出力から窓発生器６はある特定の幅を持った窓を発生させる。
（２）状態遷移カウンタ７は“１”をロードする。ある一定クロック後に窓はオン状態となる。
（３）窓オン状態であるので、窓発生器６で生成された窓がゲート回路９を導通してゲート回路３より出力される。ゲート回路４は窓内にフレーム同期信号が存在する場合にフレーム同期信号を導通するもので、これによってカウンタ５はリセットされる。これとともに、前に検出されたフレーム同期信号のちょうど１４８８クロック後に同期信号が検出され、つまりフレーム同期がとれているので状態遷移カウンタ７は“３”をロードする。窓のエッジ抽出器８で抽出されるエッジで“２”にカウントダウンされる。
【００２２】
（４）次に、窓発生器６で生成された窓内には同期信号が検出されなかったため、窓のエッジで“１”にカウントダウンされる。
（５）同様に“０”にカウントダウンされ、状態遷移カウンタ７の出力が“０”になったとき、窓はオフされる。
カウンタ５は、１４８８クロック後に内挿同期信号発生部１０から内挿同期信号を出力し、フレーム同期が得られていない場合にもゲート回路１１からフレーム同期信号が出力され、同期保護が行われる。フレーム同期が得られている場合にはこの内挿同期信号と同期信号検出部２で検出したフレーム同期信号は同タイミングでゲート回路１１に入力され、フレーム同期信号が出力される。
【００２３】
ＰＬＬ(Phase Locked Loop)制御の状態などによっては、フレーム同期信号が検出されてから次の同期信号が検出されるまで、１４８８クロックより早く検出されることがある。この場合、窓オン状態で窓発生器６が生成した窓内にフレーム同期信号が検出されたのであれば、状態遷移カウンタ７は“１”をロードし、このフレーム同期信号によりカウンタ５はリセットされる。
【００２４】
また、１４８８クロックより遅く検出される場合、内挿同期信号発生部１０から出力される内挿同期信号と、同期信号検出部２で検出したフレーム同期信号と、ゲート回路１１から２度、フレーム同期信号を出力することがある。この場合も、カウンタ５は同期信号検出部２の出力のフレーム同期信号によりリセットされることになる。
【００２５】
実施の形態２．
図４は、この発明の実施の形態２であるディジタルデータ再生装置の同期検出部（フレーム同期信号検出および保護回路）を示すブロック図である。図において、図１と同一符号はそれぞれ同一または相当部分を示しており、１２は検出された同期信号によりリセットされる１４８８クロックを計数するカウンタ、１３は１４８８ビット毎に“Ｌ”を出力する１フレーム検出部、１４は同期信号検出部２で検出した同期信号と、同様に次に検出された同期信号の間隔が１４８８ビットの場合のみ同期信号と見なすためのゲート回路、１５はこのような同期信号の判定基準を外部入力により選択するセレクタである。
【００２６】
次に、実施の形態１と異なる部分の動作を説明する。
カウンタ１２は、同期信号検出部２で検出した同期信号によりリセットされ、１４８８クロック分カウントする。カウンタ１２の出力から１フレーム検出部１３が１４８８クロックを検出し、“Ｌ”を出力する。ゲート回路１４で同期信号検出部２で検出した同期信号と、同様に次に検出された同期信号の間隔が１４８８ビットの場合のみ同期信号と見なし、“Ｌ”を出力する。
セレクタ１５は、同期信号の判定基準を１回同期信号を検出すると同期信号と見なすか、２回検出して初めて同期信号と見なすかを、外部入力により選択することができる。
以降の動作は、実施の形態１で述べたものと同様であるので説明を省略する。この実施の形態によれば、ノイズなどによる疑似同期信号を検出することを防止できる。
【００４２】
データのエラーの状態によっては、これが例えば、同期信号パターンにエラーが混入され、ＳＹ５がＳＹ７の化けた場合、“０１１１００１０”→“１０１０１＿１０１００”などと変換され、これはセクタ内で２０番目であることを示し、誤ったカウントをしてしまうことがある。ここで記述した実施の形態５の回路によると、このようなエラーに対しても大変有効である。
【００４３】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００４４】
この発明によれば、各フレームがフレーム同期信号とデータで構成されるディジタル信号から、フレーム同期信号を検出し、フレーム同期検出信号を出力する同期検出手段と、クロックパルスを１フレーム期間、計数する第一のカウンタと、第一のカウンタにより、フレーム同期検出信号から１フレーム期間毎に内挿同期信号を発生する内挿同期信号手段と、第一のカウンタから、特定の幅を持つ同期検出窓を出力する同期検出窓発生手段と、同期検出窓のオン・オフを制御する状態遷移制御手段と、同期検出窓がオン状態の時には、同期検出窓発生手段の出力中の同期検出信号または内挿同期信号をフレーム同期信号として出力し、また、同期検出窓がオフ状態の時には、同期検出信号をそのままフレーム同期信号として出力する同期回路であって、状態遷移制御手段は状態遷移カウンタを有し、現フレームにおいて同期検出窓がオンであるかオフであるかという状態、および前フレームで検出したフレーム同期検出信号と現フレームで検出したフレーム同期検出信号のフレーム同期が取れているか否かの情報に基づいて、状態遷移カウンタに同期状態の確からしさに応じた値が与えられ、状態遷移カウンタに与えられた前記値により、次のフレームの同期検出窓がオンであるかオフであるかを、状態遷移制御手段が制御するようにしたので、読み取られた同期信号パターン中にエラーがありフレーム同期信号が欠落した場合にも内挿同期検出信号を発生し同期が保護される。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるフレーム同期信号検出部のブロック図である。
【図２】ＤＶＤの再生データのセクタ物理フォーマットを示す図である。
【図３】実施の形態１における状態遷移カウンタの出力タイミングの一例を示す図である。
【図４】この発明の実施の形態２におけるフレーム同期信号検出部のブロック図である。
【図５】従来の同期信号検出・保護回路の構成を示すブロック図である。
【図６】従来の同期信号検出・保護回路における動作説明のためのタイミング図である。
【符号の説明】
１シリアル−パラレル変換器、２，２ａ同期信号検出部、５カウンタ、６窓発生器、７状態遷移カウンタ、８窓のエッジ抽出器、１０内挿同期信号発生部、１２１４８８カウンタ、１３１フレーム検出部、１５セレクタ、３，４，９，１１，１４。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital data reproducing apparatus, and more particularly, to a reproduction signal processing circuit such as an optical disc, for detecting a synchronizing signal included in a digital input signal, and when a synchronizing signal is lost or a pseudo synchronizing signal is generated due to noise. The present invention relates to a synchronization circuit that can perform synchronization protection.
[0002]
[Prior art]
In order to perform data reproduction with a digital data reproducing device, a reproduction signal is first read from a recording medium such as a disk by an optical pickup, the reproduction signal is amplified by an amplifier, converted into a digital signal by a waveform equalizer, and synchronization detection is performed. A synchronization signal is detected by the circuit and synchronized with the data.
[0003]
In the case of a compact disc (CD), digital information recorded on the disc is subjected to EFM (eight to fourteen modulation) modulation and arranged in a frame according to a predetermined format. One frame is a frame arranged at the head. It includes a synchronization signal, a plurality of audio information words, and bits for error correction, and is composed of 588 channel bits as a whole. The frame synchronization signal is composed of 24 channel bits and has a specific pattern so that it can be distinguished from other information. The frame synchronization signal is used to generate a control signal for dividing a frame and dividing data in the frame by a predetermined unit when reproducing information. The synchronization detection circuit usually includes a synchronization protection circuit having a function of interpolating the synchronization signal so as to cope with a loss of the synchronization signal due to a scratch on the disk.
[0004]
In addition, digital video discs (DVDs) that are attracting attention as new information media have a large capacity, and are highly expected in the computer field. In the DVD-ROM which is the read-only memory, the frame synchronization signal (SY0 to SY7) composed of 32 channel bits arranged at the head of each frame has a specific pattern and is arranged according to a certain arrangement. 1 sector is constituted. One sector consists of 26 frames, and the frame synchronization signal arranged at the head of the sector is particularly called a sector synchronization signal. For reproduction of a DVD, detection of a frame synchronization signal and detection and protection of a sector synchronization signal are necessary.
[0005]
FIG. 5 is a diagram showing a synchronization circuit including a synchronization signal detection circuit and a synchronization protection circuit found in a compact disc (CD) as an example of the prior art, and FIG. 6 is a timing diagram for explaining the operation. In FIG. 5 , a 1-frame N-bit input signal including a synchronization signal applied to the input terminal 101 is generated based on a PLL circuit (not shown) that detects a clock component included in a reproduction signal from the disk. At the same time, a clock that is applied to the synchronization signal detection circuit 103 to detect the synchronization signal is applied to the clock terminal 102 every frame. The output of the synchronization signal detection circuit 103 is connected to a gate 104 where the clock is divided and connected to a reset terminal of a 1 / N divider (N-ary counter) 105. The output of the 1 / N divider 105 is connected to a window generator 106, and this output is connected to a counter 107 that is reset by the output of the gate 104. The selector 108 connects the output of the window generator 106 or the counter 107 to the control terminal of the gate 104. The output of the 1 / N frequency divider 105 is connected to the output terminal 109.
[0006]
In this synchronization circuit, the synchronization signal detection circuit 103 detects the synchronization signal and outputs it to the gate 104. The gate 104 controls the supply of the synchronization detection signal of the synchronization signal detection circuit 103 to the 1 / N frequency divider 105 according to the selector 108. The 1 / N frequency divider 105 is reset every time the output of the gate 104 becomes “H”, and outputs a frame synchronization control signal to the output terminal 109 every N bits of the clock. The window generator 106 outputs its output to “H” for several bits before and after the Nth bit from which the next frame synchronization signal should be output after the frequency divider 105 outputs the frame synchronization control signal. And the gate 104 is made conductive through the selector 108. When the synchronization signal detection circuit 103 and the frequency divider 105 are synchronized, the selector 108 supplies the output of the window generator 106 to the gate 104, and the window created by the synchronization signal of the previous frame. Thus, the output signal of the synchronization signal detection circuit 103 is supplied to the frequency divider 105, thereby preventing malfunction due to noise other than the true synchronization signal.
[0007]
Further, when the frame synchronizing signal due dropout is not detected, the output of the output and the gate 104 of the synchronizing signal detecting circuit 103 is missing as shown in FIG. 6 (A). Even in this case, the output signal appears every N bits by the frequency divider 105, that is, is interpolated. When the synchronization signal is not detected, the counter 107 is not reset and is counted up for each frame by the output of the window generator 106. When the counter 107 reaches a preset count (here, 4 frames), its output becomes “H”. The selector 108 opens the gate 104 when the output of the counter 107 becomes “H”. In this state, a signal output for the first time from the synchronization signal detection circuit 103 is output from the gate 104, and the frequency divider 105 and the counter 107 are reset. At this time, the frequency divider 105 outputs an output signal when reset to the output terminal 109.
[0008]
However, if as shown in FIG. 6 (B), the when the output of the first synchronizing signal detecting circuit 103 outputs become "H" of the counter 107 is noise, the frequency divider 105 and counter 107 by the noise Is reset. Therefore, the window generator 106 generates a window of several bits around the Nth bit from this noise. Therefore, even if the synchronization signal is correctly detected after the noise, the timing of the window output of the window generator 106 and the output of the synchronization signal detection circuit 103 does not match, so that an output signal cannot be obtained from the gate 104. I can't take it.
[0009]
[Problems to be solved by the invention]
Since the sync detection circuit of the conventional digital playback device is configured as described above, if the sync signal is lost due to noise, etc., it will not be synchronized even if the sync signal is correctly detected after the noise. There is a drawback that an erroneous synchronization signal is generated.
[0010]
The present invention has been made for the purpose of solving the above-described problems, and provides a synchronization detection circuit capable of appropriate synchronization protection even when a synchronization signal is lost and a pseudo synchronization signal such as noise is detected. For the purpose.
[0011]
[Means for Solving the Problems]
The Machinery path of a digital data reproducing apparatus according to the present invention, the digital signal composed of frames is a frame sync signal and data, detects the frame synchronization signal, a synchronization detecting means for outputting a frame synchronization detection signal A first counter for counting clock pulses for one frame period; an interpolation synchronization signal means for generating an interpolation synchronization signal for each frame period from the frame synchronization detection signal by the first counter; A synchronization detection window generating means for outputting a synchronization detection window having a specific width from one counter, a state transition control means for controlling on / off of the synchronization detection window, and when the synchronization detection window is in an on state, When the synchronization detection signal or the interpolation synchronization signal being output from the synchronization detection window generating means is output as a frame synchronization signal, and when the synchronization detection window is in an OFF state Is a synchronization circuit that directly outputs the synchronization detection signal as a frame synchronization signal, wherein the state transition control means includes a state transition counter, and whether the synchronization detection window is on or off in the current frame. Based on the state and information on whether or not the frame synchronization detection signal detected in the previous frame and the frame synchronization detection signal detected in the current frame are synchronized, the state transition counter responds to the probability of the synchronization state. A value is given, and the state transition control means controls whether the synchronization detection window of the next frame is on or off based on the value given to the state transition counter .
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a synchronization detection unit (frame synchronization signal detection and protection circuit) of a digital data reproducing apparatus according to Embodiment 1 of the present invention. In the figure, 1 is a serial-parallel converter, 2 is a synchronization signal detector, 5 is a counter that counts one frame, and 6 is a window generator that generates a window (outputs “L” for a certain width) from the output of the counter 5. , 7 is a state transition counter for switching on / off of the window, 8 is an edge extractor for detecting the rising edge of the window, 10 is an interpolation synchronization signal generator for generating an interpolation synchronization signal from the counter output, 3, 4 , 9 and 11 are gate circuits, 9 is a gate circuit for conducting the output of the window generator 6 when the window is on, and 3 is a gate for outputting "L" to the window in the window off state or the window on state. A circuit 4 is a gate circuit that detects whether the frame synchronization signal detected by the synchronization signal detection unit 2 is in a window-off state or when the frame synchronization signal is detected in the window, and 11 is an interpolation synchronization. Signal generator Interpolation synchronization signal among an output of 0, or a gate circuit which outputs the frame sync signal detected by the synchronization signal detecting section 2.
[0018]
FIG. 2 shows the physical format of a DVD (Digital Video Disc). Each frame is composed of a sequence of frame sync signals and data that exist in multiple patterns (8 x 4 patterns for DVD, 32 bits). To do. Hereinafter, a DVD will be described as an example.
[0019]
Next, the operation will be described. In response to serial input of the digital input signal as described above, the serial-parallel converter 1 converts it into parallel data. The synchronization signal detection unit 2 compares the parallel data for a pattern that matches the frame synchronization signal, and outputs a frame synchronization detection signal “L” when a matching pattern is detected.
[0020]
For example, the state transition counter 7 is composed of a 2-bit down counter, and when the window is on and the synchronization signal cannot be detected in the window, the output of the window edge extractor 8 is enabled, Counts down at the edge of. Otherwise, load the value of the table (STATE TABLE) according to the following procedure. As shown in the part surrounded by a broken line in FIG. 1, the table (STATE TABLE) is a value to be loaded into the state transition counter 7 by a combination of window ON / OFF (WINOFF) and synchronization lock signal (JUST). decide.
(1) If a sync signal is detected when the window is off (WINOFF = 0) (JUST = 0), load “1”.
(2) If the window is on (WINOFF = 1) and a synchronization signal is detected in the window, but frame synchronization is not established (JUST = 1), “2” is loaded.
(3) detecting the synchronization signal in the window on (WinOFF = 1) state a and Madonai, further when the frame synchronization is (JUST = 0) is a 1488-bit intervals, to load a "3".
[0021]
FIG. 3 is a diagram showing an example of the timing. In this case,
(1) First, since the window is in an off state and the value of the state transition counter 7 is “0”, “L” is output. Therefore, the output of the gate 3 is “L”, and the frame synchronization detection signal conducts the gate 4 and resets the counter 5. The counter 5 is a 1 frame (1488 bit) counter, and the window generator 6 generates a window having a specific width from the output of the counter 5.
(2) The state transition counter 7 loads “1”. The window is turned on after a certain clock.
(3) Since the window is on, the window generated by the window generator 6 conducts the gate circuit 9 and is output from the gate circuit 3. The gate circuit 4 conducts the frame synchronization signal when the frame synchronization signal exists in the window, and thereby the counter 5 is reset. At the same time, the synchronization signal is detected exactly 1488 clocks after the previously detected frame synchronization signal, that is, since the frame synchronization is established, the state transition counter 7 loads “3”. The edge extracted by the window edge extractor 8 is counted down to “2”.
[0022]
(4) Next, since no synchronization signal is detected in the window generated by the window generator 6, it is counted down to “1” at the edge of the window.
(5) Similarly, the window is turned off when it is counted down to “0” and the output of the state transition counter 7 becomes “0”.
The counter 5 outputs an interpolation synchronization signal from the interpolation synchronization signal generator 10 after 1488 clocks, and the frame synchronization signal is output from the gate circuit 11 even when frame synchronization is not obtained, and synchronization protection is performed. When frame synchronization is obtained, the interpolation synchronization signal and the frame synchronization signal detected by the synchronization signal detector 2 are input to the gate circuit 11 at the same timing, and the frame synchronization signal is output.
[0023]
Depending on the state of PLL (Phase Locked Loop) control and the like, detection may be performed earlier than 1488 clock until the next synchronization signal is detected after the frame synchronization signal is detected. In this case, if a frame synchronization signal is detected in the window generated by the window generator 6 in the window-on state, the state transition counter 7 is loaded with “1”, and the counter 5 is reset by this frame synchronization signal. The
[0024]
Further, when detected later than 1488 clocks, the frame synchronization signal output from the interpolation synchronization signal generator 10, the frame synchronization signal detected by the synchronization signal detector 2, and the gate circuit 11 twice. A signal may be output. Also in this case, the counter 5 is reset by the frame synchronization signal output from the synchronization signal detector 2.
[0025]
Embodiment 2. FIG.
FIG. 4 is a block diagram showing a synchronization detection unit (frame synchronization signal detection and protection circuit) of the digital data reproducing apparatus according to the second embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 1 denote the same or corresponding parts, 12 is a counter that counts 1488 clocks reset by the detected synchronization signal, and 13 outputs “L” every 1488 bits. The frame detection unit 14 is a gate circuit for considering the synchronization signal detected by the synchronization signal detection unit 2 and the synchronization signal only when the interval of the next detected synchronization signal is 1488 bits, and 15 is such a synchronization signal. It is a selector that selects a signal criterion based on an external input.
[0026]
Next, operations of parts different from the first embodiment will be described.
The counter 12 is reset by the synchronization signal detected by the synchronization signal detector 2 and counts for 1488 clocks. The 1-frame detection unit 13 detects 1488 clocks from the output of the counter 12 and outputs “L”. Only when the interval between the synchronization signal detected by the synchronization signal detection unit 2 in the gate circuit 14 and the synchronization signal detected next is 1488 bits, it is regarded as a synchronization signal, and "L" is output.
The selector 15 can select, by an external input, whether the determination criterion of the synchronization signal is regarded as the synchronization signal when the synchronization signal is detected once or is regarded as the synchronization signal only after detection twice.
Subsequent operations are the same as those described in the first embodiment, and a description thereof will be omitted. According to this embodiment, it is possible to prevent detection of a pseudo synchronization signal due to noise or the like.
[0042]
Depending on the state of data error, for example, when an error is mixed in the sync signal pattern and SY5 is changed to SY7, it is converted from “01110010” to “10101_10100”, which is the 20th in the sector. May be counted incorrectly. The circuit of the fifth embodiment described here is very effective against such an error.
[0043]
【The invention's effect】
Since the present invention is configured as described above, the following effects can be obtained.
[0044]
According to the present invention , the frame synchronization signal is detected from the digital signal in which each frame is composed of the frame synchronization signal and data, and the synchronization detection means for outputting the frame synchronization detection signal is counted, and the clock pulse is counted for one frame period. A first counter, an interpolation synchronization signal means for generating an interpolation synchronization signal every frame period from the frame synchronization detection signal by the first counter, and a synchronization detection window having a specific width from the first counter; A synchronization detection window generating means for outputting a signal, a state transition control means for controlling on / off of the synchronization detection window, and when the synchronization detection window is in an on state, a synchronization detection signal or an interpolation in the output of the synchronization detection window generating means A synchronization circuit that outputs the synchronization signal as a frame synchronization signal and outputs the synchronization detection signal as it is as a frame synchronization signal when the synchronization detection window is off The state transition control means has a state transition counter, which indicates whether the synchronization detection window is on or off in the current frame, and the frame synchronization detection signal detected in the previous frame and the frame detected in the current frame. A value corresponding to the probability of the synchronization state is given to the state transition counter based on the information on whether or not the frame synchronization of the synchronization detection signal is taken, and the value of the next frame is determined by the value given to the state transition counter. Since the state transition control means controls whether the synchronization detection window is on or off, interpolation synchronization detection even when there is an error in the read synchronization signal pattern and the frame synchronization signal is missing A signal is generated and synchronization is protected.
[Brief description of the drawings]
FIG. 1 is a block diagram of a frame synchronization signal detection unit according to Embodiment 1 of the present invention.
FIG. 2 is a diagram showing a sector physical format of reproduction data of a DVD.
FIG. 3 is a diagram showing an example of output timing of a state transition counter in the first embodiment.
FIG. 4 is a block diagram of a frame synchronization signal detection unit according to Embodiment 2 of the present invention.
FIG. 5 is a block diagram showing a configuration of a conventional synchronization signal detection / protection circuit.
FIG. 6 is a timing diagram for explaining an operation in a conventional synchronization signal detection / protection circuit.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Serial-parallel converter, 2, 2a Sync signal detection part, 5 counter, 6 window generator, 7 State transition counter, 8 Window edge extractor, 10 Interpolation sync signal generation part, 12 1488 counter, 13 1 frame Detection unit, 15 selector, 3, 4, 9, 11, 14.

Claims

Synchronization detection means for detecting the frame synchronization signal from a digital signal in which each frame is composed of a frame synchronization signal and data, and outputting a frame synchronization detection signal;
  A first counter that counts clock pulses for one frame period;
  An interpolation synchronization signal means for generating an interpolation synchronization signal for each frame period from the frame synchronization detection signal by the first counter;
  Synchronization detection window generating means for outputting a synchronization detection window having a specific width from the first counter;
  State transition control means for controlling on / off of the synchronization detection window;
  When the synchronization detection window is in an ON state, the synchronization detection signal or the interpolation synchronization signal being output from the synchronization detection window generating means is output as a frame synchronization signal,
  Further, when the synchronization detection window is in an off state, the synchronization detection signal is output as it is as a frame synchronization signal.
  The state transition control means has a state transition counter,
  Information on whether the synchronization detection window is ON or OFF in the current frame, and whether the frame synchronization detection signal detected in the previous frame is synchronized with the frame synchronization detection signal detected in the current frame Based on the state transition counter is given a value according to the probability of the synchronization state,
  The state transition control means controls whether the synchronization detection window of the next frame is on or off based on the value given to the state transition counter.

The value given to the state transition counter decreases when the synchronization detection window is on and the frame synchronization detection signal is not detected in the synchronization detection window. The synchronization circuit described.

The value given to the state transition counter decreases when the frame synchronization detection signal detected in the previous frame and the frame synchronization detection signal detected in the current frame are not synchronized. The synchronizing circuit according to claim 1 or 2.