JP3442945B2 - Synchronous circuit - Google Patents
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- JP3442945B2 JP3442945B2 JP29047096A JP29047096A JP3442945B2 JP 3442945 B2 JP3442945 B2 JP 3442945B2 JP 29047096 A JP29047096 A JP 29047096A JP 29047096 A JP29047096 A JP 29047096A JP 3442945 B2 JP3442945 B2 JP 3442945B2
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【0001】[0001]
【発明の属する技術分野】この発明は、例えば動画像デ
ータや音声データが圧縮符号化されて記録されたディス
クから、光学的に記録データを読み取って再生する光デ
ィスク再生システム等に使用して好適する同期回路の改
良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is suitable for use in, for example, an optical disc reproducing system for optically reading and reproducing recorded data from a disc on which moving image data and audio data are compressed and encoded and recorded. The present invention relates to improvement of a synchronous circuit.
【0002】[0002]
【従来の技術】周知のように、近年では、例えば音声用
のCD(Compact Disk)と同じ直径12cmの光ディス
クに、音声データだけでなく動画像データも圧縮して記
録することができるようになっている。この種の光ディ
スクとしては、例えばCD−ROM(Read Only Memor
y)等が、教育用からカラオケ用に至るまで、幅広い分
野に渡って普及している。2. Description of the Related Art As is well known, in recent years, not only audio data but also moving image data can be compressed and recorded on an optical disk having a diameter of 12 cm, which is the same as an audio CD (Compact Disk). ing. An example of this type of optical disc is a CD-ROM (Read Only Memory).
y) etc. are widespread in a wide range of fields from educational to karaoke.
【0003】また、現在では、CDと同径の光ディスク
に、約2時間分の映画に対応する動画像データと8種類
の異なる言語の音声データとを、圧縮符号化して高密度
で記録するだけでなく、32種類の異なる言語の字幕等
を表わす副映像データをも記録することができるように
した、通称DVD(Didital Video Disk)と称される光
ディスクも開発されてきている。In addition, at present, only moving image data corresponding to a movie for about 2 hours and audio data in eight different languages are compression-encoded and recorded at high density on an optical disc having the same diameter as a CD. In addition, an optical disc known as a DVD (Didital Video Disk), which is capable of recording sub-picture data representing subtitles in 32 different languages, has also been developed.
【0004】このようなCD−ROMやDVD等に代表
される各種の光ディスクにおいて、圧縮符号化された動
画像データ列や音声データ列は、それぞれ、セクタと称
される単位で区切られている。そして、光ディスク上に
は、動画像データのセクタと音声データのセクタとが、
それぞれ時分割的に配列されたデータストリームとして
記録されている。In various optical discs typified by such CD-ROMs and DVDs, the compression-coded moving image data sequence and audio data sequence are divided into units called sectors. Then, on the optical disc, a sector of moving image data and a sector of audio data are
Each is recorded as a data stream arranged in a time division manner.
【0005】ここで、1セクタは、図4に示すように、
フレームと称される26個の単位に区切られている。そ
して、1セクタは、図4において、上から下に向けて、
左側フレーム,右側フレーム,左側フレーム,右側フレ
ーム,……という順序で順次再生される。なお、1セク
タ内の各フレームは、この再生順序に沿って、第0,第
1,……,第25フレームというようにフレーム番号が
付されている。Here, one sector is, as shown in FIG.
It is divided into 26 units called frames. Then, in FIG. 4, one sector is from top to bottom,
The left frame, the right frame, the left frame, the right frame, and so on are played in this order. Each frame in one sector is assigned a frame number such as 0th, 1st, ..., 25th frame according to the reproduction order.
【0006】また、各フレームは、それぞれが、同期コ
ードsyncと圧縮符号化された動画像データまたは音声デ
ータとから構成されている。このうち、同期コードsync
は、特定コードと共通コードとから構成され、特定コー
ドによってsync0〜sync7の8種類に分類されている。
そして、この8種類の同期コードsync0〜sync7は、全
てのセクタ内において、図4に示されるような配置で固
定されている。Each frame is composed of a sync code sync and compression-coded moving image data or audio data. Of these, the sync code sync
Is composed of a specific code and a common code, and is classified into 8 types of sync0 to sync7 depending on the specific code.
The eight types of sync codes sync0 to sync7 are fixed in the arrangement shown in FIG. 4 in all sectors.
【0007】このような8種類の同期コードsync0〜sy
nc7の配置により、再生時に、同期コードsync0〜sync
7の得られる順序によって、セクタの開始位置の検出
や、フレーム番号の検出を行なうことができる。なお、
図4に示した構造の全てのデータは、同じセクタ内だけ
でなく、セクタ相互間でもビット同期がとれた構造とな
っている。Such eight types of sync codes sync0 to sy
Due to the arrangement of nc7, sync code sync0-sync at playback
The start position of the sector and the frame number can be detected according to the order obtained. In addition,
All data of the structure shown in FIG. 4 has a structure in which bit synchronization is achieved not only in the same sector but also between sectors.
【0008】そして、上記のように記録された動画像デ
ータや音声データは、再生時に同期コードsyncを検出し
て、セクタ単位でのエラー訂正処理やフレーム単位での
復号化処理が施されることにより、元のデータに復元さ
れる。このため、光ディスクに記録された動画像データ
や音声データを良好に再生するためには、同期コードsy
ncを検出してフレーム番号を正確に把握することが必要
になる。The moving image data and audio data recorded as described above are subjected to error correction processing in sector units and decoding processing in frame units by detecting the synchronization code sync during reproduction. To restore the original data. Therefore, in order to properly reproduce the moving image data and audio data recorded on the optical disc, the synchronization code sy
It is necessary to detect nc and accurately grasp the frame number.
【0009】図5は、再生データ列から同期コードsync
及びフレーム番号を検出する従来の同期手段を示してい
る。すなわち、入力端子11に入力されたシリアルの再
生データ列は、フレーム同期回路12に供給される。こ
のフレーム同期回路12は、入力された再生データ列中
から、そこに含まれる同期コードsyncのパターンを検出
し、検出同期信号を発生している。FIG. 5 shows a sync code sync from the reproduced data string.
And a conventional synchronizing means for detecting the frame number. That is, the serial reproduction data string input to the input terminal 11 is supplied to the frame synchronization circuit 12. The frame synchronization circuit 12 detects the pattern of the synchronization code sync contained therein from the input reproduction data sequence and generates a detection synchronization signal.
【0010】また、入力端子13には、上記再生データ
列にビット同期したPLL(PhaseLocked Loop )クロ
ックが入力されている。そして、上記フレーム同期回路
12は、検出同期信号を発生した時点から、入力端子1
3に供給されたPLLクロックをカウントすることによ
り、次の同期コードsyncが検出される時間的位置を予測
し、その予測位置付近で再び同期コードsyncの有無を検
出する。A PLL (Phase Locked Loop) clock bit-synchronized with the reproduction data string is input to the input terminal 13. Then, the frame synchronization circuit 12 starts the input terminal 1 from the time when the detection synchronization signal is generated.
By counting the PLL clocks supplied to 3, the temporal position at which the next sync code sync is detected is predicted, and the presence or absence of the sync code sync is again detected near the predicted position.
【0011】この場合、フレーム同期回路12は、予測
した位置で同期コードsyncが検出されると、その検出時
点から再度PLLクロックをカウントして、その次の同
期コードsyncが検出される時間的位置を予測するという
動作を繰り返し実行する。また、フレーム同期回路12
は、予測した位置で同期コードsyncが検出されなかった
場合、その予測位置に疑似同期信号を発生させている。In this case, when the sync code sync is detected at the predicted position, the frame sync circuit 12 counts the PLL clock again from the time when the sync code sync is detected, and the next time the sync code sync is detected. The operation of predicting is repeated. In addition, the frame synchronization circuit 12
Generates a pseudo sync signal at the predicted position when the sync code sync is not detected at the predicted position.
【0012】そして、このフレーム同期回路12から出
力される検出同期信号と疑似同期信号とは、それぞれオ
ア回路14に供給されて論理和演算処理が施されること
により、フレーム番号カウンタクロックが生成される。
このフレーム番号カウンタクロックは、セクタ同期回路
15に供給されてカウントされることによりフレーム番
号が生成され、出力端子16から取り出される。The detected synchronizing signal and the pseudo synchronizing signal output from the frame synchronizing circuit 12 are respectively supplied to the OR circuit 14 and subjected to a logical sum operation to generate a frame number counter clock. It
The frame number counter clock is supplied to the sector synchronization circuit 15 and counted to generate a frame number, which is taken out from the output terminal 16.
【0013】図6は、フレーム同期回路12から出力さ
れる疑似同期信号及び検出同期信号と、オア回路14か
ら出力されるフレーム番号カウンタクロックと、セクタ
同期回路15から出力されるフレーム番号との関係を示
している。すなわち、フレーム同期回路12は、再生デ
ータ列中から同期コードsyncが安定に検出されている場
合、同期コードsyncに対応した一定の周期で検出同期信
号を発生している。FIG. 6 shows the relationship between the pseudo sync signal and the detection sync signal output from the frame synchronization circuit 12, the frame number counter clock output from the OR circuit 14, and the frame number output from the sector synchronization circuit 15. Is shown. That is, the frame synchronization circuit 12 generates a detection synchronization signal at a constant cycle corresponding to the synchronization code sync when the synchronization code sync is stably detected from the reproduction data string.
【0014】この場合、フレーム同期回路12は、同期
コードsyncが検出されると予測した位置で必ず同期コー
ドsyncが得られるので、疑似同期信号が発生されないよ
うに制御している。図6に点線で示す疑似同期信号は、
同期コードsyncの有無を検出するための予測位置を便宜
的に示したものであって、実際には出力されていないも
のである。In this case, the frame synchronization circuit 12 always obtains the sync code sync at the position where the sync code sync is predicted to be detected, so that the pseudo sync signal is controlled so as not to be generated. The pseudo sync signal shown by the dotted line in FIG.
The predicted position for detecting the presence or absence of the synchronization code sync is shown for convenience, and is not actually output.
【0015】このため、オア回路14からは、検出同期
信号に一致するフレーム番号カウンタクロックが発生さ
れる。そして、このフレーム番号カウンタクロックは、
セクタ同期回路15によってカウントされる。この場
合、セクタ同期回路15は、セクタの先頭フレーム(第
0フレーム)でカウント値がリセットされるようになっ
ており、ここに、1セクタ内の各フレーム番号が生成さ
れることになる。Therefore, the OR circuit 14 generates a frame number counter clock that matches the detection synchronization signal. And this frame number counter clock is
The sector synchronization circuit 15 counts. In this case, the sector synchronization circuit 15 resets the count value at the head frame (0th frame) of the sector, and each frame number in one sector is generated here.
【0016】一方、上記フレーム同期回路12は、再生
データ列中から同期コードsyncが検出されなくなった場
合、最後に検出された同期コードsyncに基づいて、図7
に示すように、同期コードsyncが得られると予測される
位置に疑似同期信号を発生している。このとき、フレー
ム同期回路12は、予測位置だけでなく全域で同期コー
ドsyncの有無を検出し得るように設定されることにな
る。On the other hand, when the sync code sync is no longer detected in the reproduced data string, the frame sync circuit 12 uses the sync code sync detected last as shown in FIG.
As shown in, a pseudo sync signal is generated at a position where the sync code sync is expected to be obtained. At this time, the frame synchronization circuit 12 is set so as to be able to detect the presence or absence of the synchronization code sync not only in the predicted position but in the entire area.
【0017】このため、同期コードsyncが検出されなけ
れば、フレーム同期回路12からは疑似同期信号のみが
出力され、オア回路14からは、疑似同期信号に一致す
るフレーム番号カウンタクロックが発生される。そし
て、このフレーム番号カウンタクロックが、セクタ同期
回路15でカウントされることによって、フレーム番号
が生成されることになる。Therefore, if the sync code sync is not detected, only the pseudo sync signal is output from the frame sync circuit 12, and the OR circuit 14 generates the frame number counter clock that matches the pseudo sync signal. Then, the frame number is generated by counting the frame number counter clock in the sector synchronization circuit 15.
【0018】ところで、図7において、時刻T1で疑似
同期信号が発生された後で、かつ、次の疑似同期信号が
発生される前の任意の時刻T2で、フレーム同期回路1
2が同期コードsyncを検出して検出同期信号を発生した
とする。すると、フレーム同期回路12は、この検出同
期信号を発生した時点から、次に同期コードsyncの有無
を検出する位置を予測するように動作し、ここに、再同
期が行なわれる。By the way, in FIG. 7, the frame synchronization circuit 1 is operated at an arbitrary time T2 after the pseudo sync signal is generated at time T1 and before the next pseudo sync signal is generated.
2 detects the sync code sync and generates a detection sync signal. Then, the frame synchronization circuit 12 operates so as to predict the position at which the presence or absence of the synchronization code sync is detected from the time when the detection synchronization signal is generated, and resynchronization is performed there.
【0019】しかしながら、上記のような従来の同期手
段では、時刻T1で発生された疑似同期信号に基づいて
フレーム番号がN+1からN+2にカウントされた後、
時刻T2で発生された検出同期信号に基づいてフレーム
番号がN+2からN+3に誤カウントされるため、再同
期後のフレーム番号が、実際に再生されているフレーム
の番号(実フレーム番号)と一致しなくなるという問題
が生じている。However, in the conventional synchronizing means as described above, after the frame number is counted from N + 1 to N + 2 based on the pseudo synchronizing signal generated at time T1,
Since the frame number is erroneously counted from N + 2 to N + 3 based on the detection synchronization signal generated at time T2, the frame number after resynchronization does not match the frame number (actual frame number) actually reproduced. The problem of disappearing is occurring.
【0020】[0020]
【発明が解決しようとする課題】以上のように、従来の
同期手段では、再同期が行なわれるとフレーム番号が誤
カウントされ、実際に再生されているフレームの番号と
一致しなくなるので、セクタ単位でのエラー訂正処理や
フレーム単位での復号処理等を正確に遂行することがで
きなくなり、信頼性の高い再生動作が行なえなくなると
いう問題を有している。As described above, in the conventional synchronizing means, when resynchronization is performed, the frame number is erroneously counted and does not match the number of the frame actually reproduced. However, there is a problem in that it is impossible to accurately perform the error correction processing and the decoding processing in units of frames, which makes it impossible to perform a highly reliable reproducing operation.
【0021】そこで、この発明は上記事情を考慮してな
されたもので、再同期時にフレーム番号が誤カウントさ
れることを防止して、常に正確なフレーム番号を得るこ
とができるようにし、信頼性の高い再生動作を行なうた
めに寄与し得る極めて良好な同期回路を提供することを
目的とする。Therefore, the present invention has been made in consideration of the above circumstances, and it is possible to prevent the frame number from being erroneously counted at the time of resynchronization so that an accurate frame number can be always obtained, and reliability is improved. It is an object of the present invention to provide an extremely good synchronization circuit that can contribute to performing a high reproduction operation.
【0022】[0022]
【課題を解決するための手段】この発明に係る同期回路
は、複数種類の同期コードを有する同期信号を有し、そ
れぞれが同期信号を含む所定数のフレームで構成される
複数のセクタ単位に区切られ、1セクタを構成する各フ
レームには再生順序に沿ってフレーム番号が付されると
ともに、同期信号に含まれるコードにより1セクタ内の
先頭フレームを検出可能になされたデジタルデータ列か
ら、同期信号を検出して検出同期信号を発生する同期信
号検出手段と、この同期信号検出手段から出力される検
出同期信号に基づいて、次に検出同期信号が発生される
時間的位置を予測し、その予測位置で検出同期信号が得
られないとき、擬似同期信号を発生する擬似同期信号発
生手段と、同期信号検出手段から出力される検出同期信
号または擬似同期信号発生手段で発生される擬似同期信
号をカウントし、1セクタ内の先頭フレームが検出され
た状態でカウント値がリセットされることにより、フレ
ーム番号を生成するフレーム番号生成手段と、擬似同期
信号発生手段により擬似同期信号が発生された時点から
予め設定された一定期間では、同期信号検出手段から出
力される検出同期信号は、フレーム番号生成手段による
フレーム番号の生成に供させないように制御される制御
手段と、擬似同期信号発生手段により擬似同期信号が発
生された時点から予め設定された一定期間が終了した後
では、同期信号検出手段から出力される検出同期信号
は、フレーム番号生成手段で生成されたフレーム番号
と、同期信号検出手段から出力された検出同期信号の同
期コードの種類との対応関係を判断して、フレーム番号
の再生に使用させるか否かを決定されるように構成され
たフレーム番号修正手段とを備えるようにしたものであ
る。A synchronizing circuit according to the present invention has a synchronizing signal having a plurality of types of synchronizing codes and is divided into a plurality of sector units each of which is composed of a predetermined number of frames containing the synchronizing signal. Each of the frames that make up one sector
If the frames are numbered according to the playback order,
In both cases, depending on the code included in the sync signal,
The first frame is detected based on the sync signal detecting means for detecting the sync signal and generating the detection sync signal from the digital data string capable of detecting the head frame, and the detection sync signal output from the sync signal detecting means. It predicts the temporal position of the synchronization signal is generated, when no is obtained synchronization detection signal at the predicted position, and the pseudo synchronization signal generating means for generating a pseudo-sync signals, synchronization detection signal outputted from the synchronizing signal detecting means Alternatively, the pseudo sync signal generated by the pseudo sync signal generating means is counted, and the first frame in one sector is detected.
Were by the count value is reset in a state, a frame number generating means for generating a frame number, a pseudo synchronizing signal generating means by one time false sync signal is generated et al
In pre Me set period of time, synchronization detection signal outputted from the synchronization signal detection means includes a controlled Ru control means so as not to be subjected to the generation of the frame number by the frame number generating unit, by the pseudo synchronizing signal generating means pseudo Sync signal is emitted
After the preset period of time from the time of birth
Then, the detected sync signal output from the sync signal detection means
Is the frame number generated by the frame number generation means
Of the detected sync signal output from the sync signal detecting means.
The frame number is determined by determining the correspondence with the type of period code.
Is configured to decide whether or not to use for playback
And a frame number correcting means .
【0023】上記のような構成によれば、疑似同期信号
が発生された時点から予め設定された一定期間だけ、同
期信号検出手段から出力される検出同期信号を、フレー
ム番号生成手段によるフレーム番号の生成に供させない
ようにしたので、疑似同期信号が発生され続けている状
態で、突然検出同期信号が出力されて再同期が行なわれ
ても、フレーム番号生成手段で生成されたフレーム番号
は、疑似同期信号に基づいて生成された値のままとなさ
れる。According to the above-mentioned configuration, the detection synchronization signal output from the synchronization signal detecting means is changed to the frame number generation means for outputting the frame number by the frame number generating means for a predetermined fixed period from the time when the pseudo synchronization signal is generated. Since it is not used for generation, even if the detection synchronization signal is suddenly output and resynchronization is performed in a state where the pseudo synchronization signal continues to be generated, the frame number generated by the frame number generation means is The value generated based on the synchronization signal remains unchanged.
【0024】このため、複数のセクタ単位に区切られ、
1セクタを構成する各フレームに再生順序に沿ってフレ
ーム番号が付されているようなデジタルデータ列を再生
する際に、再同期時にフレーム番号の誤カウントが防止
され、常に正確なフレーム番号を得ることができるよう
になるので、信頼性の高い再生動作を行なうことが可能
となる。Therefore, it is divided into a plurality of sector units,
Each frame that composes one sector is
Plays a digital data string that has a system number
When, during resynchronization miscount of the frame number is prevented, always such to be able to obtain accurate frame number Runode, it can perform reliable high reproducing operation
To become.
【0025】[0025]
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。図1において、入
力端子17に供給されたシリアルの再生データ列は、フ
レーム同期回路18を構成する同期コード検出回路18
aに供給される。この同期コード検出回路18aは、入
力された再生データ列中から同期コードsyncのパターン
を検出し、検出同期信号を発生している。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will now be described in detail with reference to the drawings. In FIG. 1, the serial reproduction data string supplied to the input terminal 17 is the sync code detection circuit 18 that constitutes the frame sync circuit 18.
is supplied to a. The sync code detection circuit 18a detects a pattern of the sync code sync from the input reproduction data string and generates a detection sync signal.
【0026】この同期コード検出回路18aから出力さ
れた検出同期信号は、同期信号予測回路18bに供給さ
れるとともに、フレーム同期回路18の後段に接続され
たセクタ同期回路19を構成するフレーム番号修正回路
19aに供給されている。このうち、同期信号予測回路
18bは、入力された検出同期信号をそのまま出力する
ように動作している。The detected synchronizing signal output from the synchronizing code detecting circuit 18a is supplied to the synchronizing signal predicting circuit 18b, and the frame number correcting circuit constituting the sector synchronizing circuit 19 connected to the subsequent stage of the frame synchronizing circuit 18. 19a. Of these, the synchronization signal prediction circuit 18b operates so as to output the input detection synchronization signal as it is.
【0027】また、上記フレーム同期回路18には、上
記再生データ列にビット同期したPLLクロックが、入
力端子20を介して供給されている。そして、上記同期
信号予測回路18bは、検出同期信号が入力された時点
からPLLクロックをカウントすることにより、次の検
出同期信号が入力される時間的位置を予測し、その予測
位置付近で再び検出同期信号が入力されるか否かを検出
している。A PLL clock bit-synchronized with the reproduced data string is supplied to the frame synchronization circuit 18 through an input terminal 20. Then, the synchronization signal prediction circuit 18b counts the PLL clock from the time when the detection synchronization signal is input, predicts the temporal position at which the next detection synchronization signal is input, and detects again near the predicted position. It is detected whether or not a sync signal is input.
【0028】この場合、同期信号予測回路18bは、予
測した位置で検出同期信号が入力されると、その入力時
点から再度PLLクロックをカウントして、その次の検
出同期信号が入力される時間的位置を予測するという動
作を、繰り返し実行する。そして、同期信号予測回路1
8bは、予測した位置で検出同期信号が入力されなかっ
た場合、その予測位置に疑似同期信号を発生させてい
る。In this case, when the synchronization signal predicting circuit 18b receives the detection synchronization signal at the predicted position, it counts the PLL clock again from the input time point and the next detection synchronization signal is input in time. The operation of predicting the position is repeatedly executed. Then, the synchronization signal prediction circuit 1
When the detection sync signal is not input at the predicted position, 8b generates a pseudo sync signal at the predicted position.
【0029】また、この同期信号予測回路18bは、疑
似同期信号を発生させた場合、クロック制御信号生成回
路18cに対して、駆動信号を発生する。このクロック
制御信号生成回路18cは、通常H(ハイ)レベルのク
ロック制御信号を出力しているが、駆動信号が入力され
ると、その時点から一定期間だけL(ロー)レベルのク
ロック制御信号を出力するように動作する。Further, the synchronizing signal predicting circuit 18b generates a driving signal to the clock control signal generating circuit 18c when the pseudo synchronizing signal is generated. The clock control signal generation circuit 18c normally outputs a clock control signal of H (high) level, but when a drive signal is input, the clock control signal of L (low) level is output for a certain period from that point. Works to output.
【0030】そして、上記同期信号予測回路18bから
出力される検出同期信号と、クロック制御信号生成回路
18cから出力されるクロック制御信号とは、それぞれ
アンド回路18dに供給されて論理積演算処理が施され
た後、同期信号予測回路18bから出力される疑似同期
信号とともに、オア回路18eに供給されて論理和演算
処理が施されることにより、フレーム番号カウンタクロ
ックが生成される。The detected sync signal output from the sync signal predicting circuit 18b and the clock control signal output from the clock control signal generating circuit 18c are supplied to an AND circuit 18d to be subjected to a logical product operation process. After that, the frame number counter clock is generated by being supplied to the OR circuit 18e together with the pseudo synchronization signal output from the synchronization signal prediction circuit 18b and subjected to the logical sum operation processing.
【0031】この場合、同期コード検出回路18aによ
って再生データ列中から同期コードsyncが安定に検出さ
れ検出同期信号が出力されていれば、同期信号予測回路
18bは、検出同期信号が入力されると予測した位置で
必ず検出同期信号が入力されるので、疑似同期信号を発
生することはなく、これに伴なって駆動信号も発生され
ないようになされている。In this case, if the sync code detecting circuit 18a stably detects the sync code sync in the reproduced data sequence and outputs the detection sync signal, the sync signal predicting circuit 18b receives the detection sync signal. Since the detection synchronization signal is always input at the predicted position, the pseudo synchronization signal is not generated and the drive signal is not generated accordingly.
【0032】このため、クロック制御信号生成回路18
cからは、Hレベルのクロック制御信号が発生されるの
で、アンド回路18dのゲートは開状態となる。すなわ
ち、アンド回路18dからは、同期信号予測回路18b
から出力された検出同期信号がそのまま出力される。そ
の後、このアンド回路18dから出力された検出同期信
号が、オア回路18eを介してフレーム番号カウンタク
ロックとなる。Therefore, the clock control signal generation circuit 18
Since the clock control signal of H level is generated from c, the gate of the AND circuit 18d is opened. That is, from the AND circuit 18d, the synchronization signal prediction circuit 18b
The detection synchronization signal output from is output as it is. After that, the detection synchronization signal output from the AND circuit 18d becomes the frame number counter clock via the OR circuit 18e.
【0033】そして、このフレーム番号カウンタクロッ
クは、フレーム同期回路18の出力として、上記セクタ
同期回路19を構成するフレーム番号作成回路19bに
供給される。このフレーム番号作成回路19bは、入力
されたフレーム番号カウンタクロックをカウントするこ
とによりフレーム番号を生成している。このフレーム番
号は、セクタ同期回路19の出力として出力端子21か
ら取り出される。The frame number counter clock is supplied as an output of the frame synchronizing circuit 18 to the frame number creating circuit 19b constituting the sector synchronizing circuit 19. The frame number creating circuit 19b generates a frame number by counting the input frame number counter clock. This frame number is taken out from the output terminal 21 as the output of the sector synchronization circuit 19.
【0034】ここで、上記フレーム番号修正回路19a
は、入力された検出同期信号が同期コードsync0に対応
するものであった場合、フレーム番号作成回路19bの
カウント値を0にリセットするように動作する。このた
め、各セクタの先頭フレーム(第0フレーム)でカウン
ト値がリセットされるようになり、ここに、1セクタ内
の各フレーム番号が生成されることになる。Here, the frame number correction circuit 19a is used.
Operates to reset the count value of the frame number creating circuit 19b to 0 when the input detection sync signal corresponds to the sync code sync0. Therefore, the count value is reset at the head frame (0th frame) of each sector, and each frame number in one sector is generated here.
【0035】図2は、同期信号予測回路18bから出力
される疑似同期信号及び検出同期信号と、クロック制御
信号生成回路18cから出力されるクロック制御信号
と、オア回路18eから出力されるフレーム番号カウン
タクロックと、フレーム番号作成回路19bから出力さ
れるフレーム番号と、実際に再生されているフレームの
番号(実フレーム番号)との関係を示している。FIG. 2 shows a pseudo sync signal and a detection sync signal output from the sync signal prediction circuit 18b, a clock control signal output from the clock control signal generation circuit 18c, and a frame number counter output from the OR circuit 18e. The relationship between the clock, the frame number output from the frame number generation circuit 19b, and the number of the frame actually reproduced (actual frame number) is shown.
【0036】すなわち、上記同期コード検出回路18a
によって再生データ列中から同期コードsyncが検出され
なくなった場合、同期信号予測回路18bは、最後に入
力された検出同期信号に基づいて、検出同期信号が入力
されると予測される位置に疑似同期信号を発生してい
る。このとき、同期信号予測回路18bは、予測位置だ
けでなく全域で検出同期信号を検出し得るように設定さ
れることになる。That is, the synchronization code detection circuit 18a
When the sync code sync is no longer detected from the reproduced data sequence by the sync signal prediction circuit 18b, the sync signal prediction circuit 18b pseudo-syncs to the position predicted to receive the detection sync signal based on the last input sync signal. Generating a signal. At this time, the synchronization signal prediction circuit 18b is set so as to be able to detect the detection synchronization signal not only in the predicted position but in the entire area.
【0037】このため、同期コード検出回路18aから
検出同期信号が入力されなければ、同期信号予測回路1
8bからは疑似同期信号のみが出力され、オア回路18
eからは疑似同期信号に一致するフレーム番号カウンタ
クロックが発生される。そして、このフレーム番号カウ
ンタクロックが、フレーム番号作成回路19bでカウン
トされることによって、フレーム番号が生成されること
になる。Therefore, if the detection sync signal is not input from the sync code detection circuit 18a, the sync signal prediction circuit 1
Only the pseudo sync signal is output from 8b, and the OR circuit 18
A frame number counter clock corresponding to the pseudo sync signal is generated from e. Then, the frame number is generated by counting the frame number counter clock in the frame number creating circuit 19b.
【0038】そして、図2において、時刻T1で疑似同
期信号が発生された後で、かつ、次の疑似同期信号が発
生される前の任意の時刻T2で、同期コード検出回路1
8aが同期コードsyncを検出して検出同期信号を発生し
たとする。すると、同期信号予測回路18bは、この検
出同期信号を入力した時点から、次に同期検出信号の入
力を検出する位置を予測するように動作し、ここに、再
同期が行なわれる。In FIG. 2, the sync code detection circuit 1 is generated at an arbitrary time T2 after the pseudo sync signal is generated at time T1 and before the next pseudo sync signal is generated.
It is assumed that 8a detects the sync code sync and generates a detection sync signal. Then, the synchronization signal prediction circuit 18b operates so as to predict the position at which the next input of the synchronization detection signal is detected from the time when this detection synchronization signal is input, and resynchronization is performed there.
【0039】この場合、同期信号予測回路18bから
は、疑似同期信号が発生される毎に駆動信号が発生され
る。このため、上記クロック制御信号生成回路18cか
ら出力されるクロック制御信号は、駆動信号が入力され
る毎に一定期間Lレベルとなされる。そして、このクロ
ック制御信号のLレベル期間は、アンド回路18dのゲ
ートが閉状態となる。In this case, the sync signal predicting circuit 18b generates a drive signal each time a pseudo sync signal is generated. Therefore, the clock control signal output from the clock control signal generation circuit 18c is set to the L level for a certain period every time the drive signal is input. Then, during the L level period of the clock control signal, the gate of the AND circuit 18d is closed.
【0040】このため、時刻T1の時点から、クロック
制御信号がLレベルとなっている期間内である時刻T2
で、同期信号予測回路18bから検出同期信号が出力さ
れた場合、その検出同期信号はアンド回路18dで遮断
されてオア回路18eに供給されなくなるので、時刻T
2で同期信号予測回路18bから出力された検出同期信
号は、フレーム番号カウンタクロックとして機能しない
ようになる。Therefore, from time T1 to time T2, which is within the period in which the clock control signal is at the L level.
When the detection synchronization signal is output from the synchronization signal prediction circuit 18b, the detection synchronization signal is blocked by the AND circuit 18d and is not supplied to the OR circuit 18e.
The detected sync signal output from the sync signal prediction circuit 18b in 2 does not function as the frame number counter clock.
【0041】これにより、図2に示すように、時刻T2
で再同期が行なわれても、フレーム番号作成回路19b
でカウントされたフレーム番号は、インクリメントされ
ることなく、時刻T1の疑似同期信号に基づいてカウン
トされた値N+2のままとなされる。このため、再同期
時にフレーム番号の誤カウントが防止され、常に正確な
フレーム番号を得ることができるようになる。As a result, as shown in FIG.
Even if the resynchronization is performed in the frame number generation circuit 19b.
The frame number counted at is not incremented, and remains the value N + 2 counted based on the pseudo synchronization signal at time T1. For this reason, erroneous counting of frame numbers is prevented during resynchronization, and an accurate frame number can always be obtained.
【0042】図3は、上記した実施の形態において、そ
の動作を一部変形した例を示している。すなわち、前述
したように、1セクタ内には8種類の同期コードsync0
〜sync7が存在している。このため、再同期時に検出さ
れた同期コードsyncの種類によって、現在再生している
フレームの位置つまりフレーム番号を推測することが可
能となる。FIG. 3 shows an example in which the operation of the above embodiment is partially modified. That is, as described above, eight types of sync codes sync0 are included in one sector.
~ Sync7 exists. Therefore, it is possible to estimate the position of the currently reproduced frame, that is, the frame number, depending on the type of the synchronization code sync detected at the time of resynchronization.
【0043】また、再同期時における、フレーム番号作
成回路19bでカウントされたフレーム番号と、実際に
再生されているフレームの番号(実フレーム番号)との
ずれは、実際上、1フレーム以内である場合がほとんど
である。これらのことより、再同期時におけるフレーム
の位置つまりフレーム番号は、ほぼ正確に確定すること
ができる。Further, in the resynchronization, the difference between the frame number counted by the frame number generating circuit 19b and the number of the actually reproduced frame (actual frame number) is actually within one frame. In most cases. From these facts, the position of the frame at the time of resynchronization, that is, the frame number can be determined almost accurately.
【0044】このため、時刻T1で発生された疑似同期
信号に基づいて、フレーム番号作成回路19bでカウン
トされたフレーム番号が“1”であって、その後の時刻
T2で得られた検出同期信号が同期コードsync5に対応
するものであった場合、そのカウントされたフレーム番
号“1”は、正しい値である可能性が非常に高いと判断
することができる。Therefore, based on the pseudo sync signal generated at time T1, the frame number counted by the frame number creating circuit 19b is "1", and the detected sync signal obtained at time T2 thereafter is If it corresponds to the synchronization code sync5, it can be determined that the counted frame number “1” is very likely to be a correct value.
【0045】この判断は、前記フレーム番号修正回路1
9aが、フレーム番号作成回路19bから出力されるフ
レーム番号と、同期コード検出回路18aから出力され
る検出同期信号の同期コードsyncとに基づいて、行なっ
ている。そして、このフレーム番号修正回路19aは、
フレーム番号と同期コードsyncの種類とが正しく対応し
ている場合、クロック制御信号生成回路18cに制御信
号を発生する。This judgment is made by the frame number correction circuit 1 described above.
9a based on the frame number output from the frame number generation circuit 19b and the sync code sync of the detection sync signal output from the sync code detection circuit 18a. Then, the frame number correction circuit 19a
When the frame number and the type of the sync code sync correspond correctly, a control signal is generated in the clock control signal generation circuit 18c.
【0046】このとき、クロック制御信号生成回路18
cは、クロック制御信号をLレベルとし、アンド回路1
8dのゲートを閉状態とする。このため、時刻T2で再
同期が行なわれても、フレーム番号作成回路19bのカ
ウント値はインクリメントされることなく、時刻T1の
疑似同期信号に基づいてカウントされた値“1”のまま
となされ、フレーム番号の誤カウントを防止することが
できる。At this time, the clock control signal generation circuit 18
c sets the clock control signal to the L level, and the AND circuit 1
The gate of 8d is closed. Therefore, even if resynchronization is performed at time T2, the count value of the frame number creating circuit 19b is not incremented and remains the value "1" counted based on the pseudo synchronization signal at time T1, It is possible to prevent erroneous counting of frame numbers.
【0047】また、さらに他の動作例として、図2で説
明した動作と図3で説明した動作とを組み合わせること
もできる。まず、図2で説明したように、同期信号予測
回路18bから疑似同期信号が発生された時点から予め
設定された一定期間だけは、アンド回路18dのゲート
を閉状態として、検出同期信号が得られてもそれをフレ
ーム番号の生成に供させないようにする。As still another operation example, the operation described in FIG. 2 and the operation described in FIG. 3 can be combined. First, as described with reference to FIG. 2, the detection sync signal is obtained by closing the gate of the AND circuit 18d for a predetermined period from the time when the sync signal prediction circuit 18b generates the pseudo sync signal. However, do not let it be used for frame number generation.
【0048】そして、上記した一定期間が終了した後、
図3で説明したように、フレーム番号修正回路19a
が、フレーム番号作成回路19bで生成されたフレーム
番号と、同期コード検出回路18aから出力される検出
同期信号の同期コードsyncの種類との対応関係を判断し
て、得られた検出同期信号をフレーム番号の生成に使用
させるか否かを決定するように構成することもできる。
なお、この発明は上記した実施の形態に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で種々変形
して実施することができる。Then, after the above-mentioned fixed period ends,
As described in FIG. 3, the frame number correction circuit 19a
Determines the correspondence between the frame number generated by the frame number generation circuit 19b and the type of the sync code sync of the detection sync signal output from the sync code detection circuit 18a, and the obtained detection sync signal is framed. It can also be configured to decide whether or not to use it to generate a number.
It should be noted that the present invention is not limited to the above-described embodiments, and can be variously modified and implemented without departing from the scope of the invention.
【0049】[0049]
【発明の効果】以上詳述したようにこの発明によれば、
再同期時にフレーム番号が誤カウントされることを防止
して、常に正確なフレーム番号を得ることができるよう
にし、信頼性の高い再生動作を行なうために寄与し得る
極めて良好な同期回路を提供することができる。As described above in detail, according to the present invention,
A frame number is prevented from being wrongly counted at the time of resynchronization, an accurate frame number can always be obtained, and an extremely good synchronization circuit that can contribute to performing a reliable reproduction operation is provided. be able to.
【図1】この発明に係る同期回路の実施の形態を示すブ
ロック構成図。FIG. 1 is a block configuration diagram showing an embodiment of a synchronizing circuit according to the present invention.
【図2】同実施の形態の動作を説明するために示すタイ
ミング図。FIG. 2 is a timing chart shown to explain the operation of the embodiment.
【図3】同実施の形態の動作の変形例を説明するために
示すタイミング図。FIG. 3 is a timing chart shown for explaining a modified example of the operation of the embodiment.
【図4】1セクタの構造を説明するために示す図。FIG. 4 is a diagram shown for explaining the structure of one sector.
【図5】従来の同期手段を示すブロック構成図。FIG. 5 is a block diagram showing a conventional synchronizing means.
【図6】同従来手段の動作を説明するために示すタイミ
ング図。FIG. 6 is a timing chart shown for explaining the operation of the conventional means.
【図7】同従来手段の問題点を説明するために示すタイ
ミング図。FIG. 7 is a timing chart for explaining a problem of the conventional means.
11…入力端子、 12…フレーム同期回路、 13…入力端子、 14…オア回路、 15…セクタ同期回路、 16…出力端子、 17…入力端子、 18…フレーム同期回路、 19…セクタ同期回路、 20…入力端子、 21…出力端子。 11 ... Input terminal, 12 ... Frame synchronization circuit, 13 ... Input terminal, 14 ... OR circuit, 15 ... Sector synchronization circuit, 16 ... Output terminal, 17 ... Input terminal, 18 ... Frame synchronization circuit, 19 ... Sector synchronization circuit, 20 ... Input terminal, 21 ... Output terminal.
Claims (5)
を有し、それぞれが同期信号を含む所定数のフレームで
構成される複数のセクタ単位に区切られ、1セクタを構
成する各フレームには再生順序に沿ってフレーム番号が
付されるとともに、前記同期信号に含まれる同期コード
により1セクタ内の先頭フレームを検出可能になされた
デジタルデータ列から、前記同期信号を検出して検出同
期信号を発生する同期信号検出手段と、 この同期信号検出手段から出力される検出同期信号に基
づいて、次に検出同期信号が発生される時間的位置を予
測し、その予測位置で前記検出同期信号が得られないと
き、擬似同期信号を発生する擬似同期信号発生手段と、 前記同期信号検出手段から出力される検出同期信号また
は前記擬似同期信号発生手段で発生される擬似同期信号
をカウントし、1セクタ内の先頭フレームが検出された
状態でカウント値がリセットされることにより、フレー
ム番号を生成するフレーム番号生成手段と、 前記擬似同期信号発生手段により擬似同期信号が発生さ
れた時点から予め設定された一定期間では、前記同期信
号検出手段から出力される検出同期信号は、前記フレー
ム番号生成手段によるフレーム番号の生成に供させない
ように制御される制御手段と、 前記擬似同期信号発生手段により擬似同期信号が発生さ
れた時点から予め設定された一定期間が終了した後で
は、前記同期信号検出手段から出力される検出同期信号
は、前記フレーム番号生成手段で生成されたフレーム番
号と、前記同期信号検出手段から出力された検出同期信
号の同期コードの種類との対応関係を判断して、フレー
ム番号の再生に使用させるか否かを決定されるように構
成されたフレーム番号修正手段と を具備していることを
特徴とする同期回路。1. A synchronization signal having a plurality of types of synchronization codes.
It has, respectively divided into a plurality of sectors composed of a predetermined number of frames including a synchronous signal, structure one sector
Each frame that is created has a frame number according to the playback order.
A synchronization code attached to the synchronization signal and included in the synchronization signal.
The sync signal detecting means for detecting the sync signal and generating the detection sync signal from the digital data string in which the first frame in one sector can be detected by the sync signal detecting means and the sync signal detecting means for outputting the sync signal. A pseudo sync signal generating means for generating a pseudo sync signal when the temporal position at which the detection sync signal is generated next is predicted, and the detection sync signal is not obtained at the predicted position; Detection sync signal output from the means or pseudo sync signal generated by the pseudo sync signal generating means
And the first frame in one sector is detected
By the count value is reset in a state, a frame number generating means for generating a frame number, the predetermined period pseudo synchronization signal is set when either et pre Me generated by the pseudo synchronizing signal generating means, the synchronization signal synchronous detection signal output from the detecting means, the pseudo-synchronization signal is generated by the frame number and the controlled Ru control means so as not to be subjected to the generation of the frame number by generation means, said pseudo synchronizing signal generating means
After a preset period of time
Is a detected sync signal output from the sync signal detection means.
Is the frame number generated by the frame number generation means.
Signal and the detection synchronization signal output from the synchronization signal detecting means.
Of the synchronization code type of the
System to determine whether to use it for playing the
And a frame number correcting means that is formed.
前記擬似同期信号発生手段から発生される擬似同期信号
の周期よりも短く設定されることを特徴とする請求項1
記載の同期回路。2. The fixed time set by the control means is
2. The cycle is set to be shorter than the cycle of the pseudo sync signal generated by the pseudo sync signal generating means.
The described synchronizing circuit.
手段により擬似同期信号が発生された時点から、予め設
定された一定時間だけ、前記同期信号検出手段から出力
される検出同期信号が、前記フレーム番号生成手段に供
給されることを遮断するゲート手段を備えていることを
特徴とする請求項1記載の同期回路。Wherein said control means from the time the pseudo-synchronization signal is generated by the pseudo synchronizing signal generating means, for a preset predetermined time, the detection sync signal outputted from said synchronizing signal detecting means, wherein 2. The synchronizing circuit according to claim 1, further comprising gate means for cutting off supply to the frame number generating means.
前記セクタ内の各フレームそれぞれには、予め設定され
た種類の同期信号が含まれるようになっており、前記制
御手段は、前記同期信号検出手段で検出された同期信号
の種類に、前記フレーム番号生成手段で生成されたフレ
ーム番号が対応した状態で、前記同期信号検出手段から
出力される検出同期信号を、前記フレーム番号生成手段
によるフレーム番号の生成に供させないように制御する
ことを特徴とする請求項1記載の同期回路。4. A plurality of types of synchronization signals are prepared,
Each frame in the sector includes a preset type of sync signal, and the control unit sets the frame number to the type of the sync signal detected by the sync signal detection unit. The detection synchronization signal output from the synchronization signal detection means is controlled so as not to be used for generation of the frame number by the frame number generation means in a state in which the frame number generated by the generation means corresponds. The synchronous circuit according to claim 1.
手段により擬似同期信号が発生された時点から、予め設
定された一定期間だけ、前記同期信号検出手段から出力
される検出同期信号を、前記フレーム番号生成手段によ
るフレーム番号の生成に供させないように制御した後、
前記同期信号検出手段で検出された同期信号の種類に、
前記フレーム番号生成手段で生成されたフレーム番号が
対応した状態で、前記同期信号検出手段から出力される
検出同期信号を、前記フレーム番号生成手段によるフレ
ーム番号の生成に供させないように制御することを特徴
とする請求項4記載の同期回路。Wherein said control means from the time the pseudo-synchronization signal is generated by the pseudo synchronizing signal generating means, for a preset period of time, the synchronization detection signal outputted from said synchronizing signal detecting means, wherein After controlling not to use for the frame number generation by the frame number generation means,
The type of sync signal detected by the sync signal detecting means,
Controlling that the detection synchronization signal output from the synchronization signal detection means is not used for generation of the frame number by the frame number generation means in a state in which the frame number generated by the frame number generation means corresponds. The synchronous circuit according to claim 4, which is characterized in that.
Priority Applications (1)
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---|---|---|---|
JP29047096A JP3442945B2 (en) | 1996-10-31 | 1996-10-31 | Synchronous circuit |
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