KR100214507B1 - Address transition detection signal generation circuit - Google Patents
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Abstract
본 발명은 반도체 메모리의 어드레스 천이 검출신호 발생회로에 관한 것으로, 종래에는 어드레스 천이 검출신호(ATi)는 일정한 펄스폭을 갖지 못하고 크거나 작은 펄스폭으로 변화되기 때문에 펄스폭이 작으면 데이터 입출력 라인등의 등화가 제대로 되지 않아서 하이상태의 전원전압(VCC)에서 문제를 일으켜 디바이스의 신뢰도를 떨어뜨리고, 펄스폭이 크면 속도가 느려지는 문제점이 있다. 따라서 본 발명은 입력되는 전압의 값을 검출하여 서로 다른 파워중 어느 파워를 사용할 것인지를 결정하는 전압 검출부(100)와; 상기 전압 검출부(100)의 출력에 따라 입력되는 전압을 그대로 사용하거나 어느 임계전압 이상에서는 전압을 떨어뜨려 인가하도록 하는 전압 조절부(200)와; 상기 전압 조절부(200)를 통해 전압이 공급되는 어드레스 천이검출 신호의 펄스폭의 조정하여 출력하는 어드레스 천이 검출부(300)로 구성하여 어떠한 임계전압 이상에서는 그 전압에서의 어드레스 천이검출 신호의 펄스 폭의 축소를 완화시켜주어 반도체 메모리에서 속도가 느려지는 것을 방지하도록 하고 디바이스의 신뢰도를 향상시키도록 한다.The present invention relates to an address transition detection signal generating circuit of a semiconductor memory. In the prior art, since the address transition detection signal ATi does not have a constant pulse width but changes into a pulse width which is large or small, The problem is caused by the high power supply voltage (VCC), which lowers the reliability of the device. When the pulse width is large, the speed is slowed down. Accordingly, the present invention provides a voltage detection unit 100 for detecting a value of an input voltage and determining which of different powers to use; A voltage regulator 200 that uses the voltage input according to the output of the voltage detector 100 or applies a voltage lower than a certain threshold voltage; And an address transition detector (300) for adjusting and outputting the pulse width of an address transition detection signal supplied with a voltage through the voltage regulator (200). The pulse width of the address transition detection signal at that voltage So that the speed of the semiconductor memory can be prevented from being slowed and the reliability of the device can be improved.
Description
본 발명은 반도체 메모리의 어드레스 천이 검출신호(ATD) 발생회로에 관한 것으로, 특히 어떠한 고전압값 이상에서는 그 전압에서의 어드레스 천이검출 신호의 펄스폭의 축소를 완화시켜 주어 반도체 메모리에서 속도가 느려지는 것을 방지하도록 한 반도체 메모리의 어드레스 천이 검출신호 발생회로에 관한 것이다.The present invention relates to a circuit for generating an address transition detection signal (ATD) in a semiconductor memory, and more particularly, it relates to a circuit for reducing a pulse width of an address transition detection signal at a voltage higher than a certain high voltage value, To an address transition detection signal generating circuit of a semiconductor memory.
종래 반도체 메모리의 어드레스 천이 검출신호 발생회로는, 제1도에 도시된 바와 같이, 어드레스 신호(ADD)를 공급하기 위한 어드레스 입력부(10)와; 상기 어드레스 입력(10)으로부터 입력되는 어드레스 신호 (ADD)의 펄스폭을 조절하여 주는 펄스폭 조절부(20)와; 상기 펄스폭 조절부(20)를 통해 전달되는 어드레스 신호의 천이갯수를 검출하고 그 천이검출신호(ATi)를 출력하는 천이 검출부(30)로 구성된다.As shown in FIG. 1, the address transition detection signal generating circuit of the conventional semiconductor memory includes an address input section 10 for supplying an address signal ADD; A pulse width adjusting unit 20 for adjusting a pulse width of the address signal ADD input from the address input 10; And a transition detector 30 for detecting the number of transitions of the address signal transmitted through the pulse width controller 20 and outputting the transition detection signal ATi.
이와 같이 구성된 종래의 기술에 대하여 살펴보면 다음과 같다.The conventional technique configured as described above will be described as follows.
어드레스 입력부(10)를 통하여 어드레스 신호(Add)가 입력되면 펄스폭 조절부(20)에서 병렬로 연결된 엔모스 트랜지스터의 턴온 및 턴오프 동작에 따라 어드레스 신호(Add)의 펄스폭이 조절되어 천이 검출부(30)로 출력된다.When the address signal Add is input through the address input unit 10, the pulse width of the address signal Add is adjusted according to the turn-on and turn-off operations of the NMOS transistors connected in parallel in the pulse width controller 20, (30).
그러면, 상기 천이 검출부(30)는 인버터와 노아게이트를 이용하여 어드레스 신호(Add)가 천이 하는 경우 그 천이 갯수를 검출하고 그에 따른 천이 검출신호(ATi)를 출력한다. 이와 같이 동작하는 어드레스 천이 검출신호 발생회로는 디바이스(Device)에서 어드레스 패스(pa) 1개당 1개씩 존재 한다.Then, when the address signal Add transitions using the inverter and the Noah gate, the transition detector 30 detects the number of transitions and outputs a transition detection signal ATi corresponding thereto. There is one address transition detection signal generating circuit operating in this manner for each address path (pa) in the device (Device).
따라서, 천이 검출신호(ATi)들에 의해 발생되는 어드레스 천이 검출 합신호(ATDs)는 어드레스 천이 갯수와 밀접한 관계를 갖게 된다.Therefore, the address transition detection sum signals ATDs generated by the transition detection signals ATi have a close relationship with the number of address transitions.
즉, 어드레스 신호의 천이 갯수가 적을때는 어드레스 천이 검출 합신호(ATDs) 펄스폭이 작고 많을 때는 펄스폭이 큰 신호가 발생하게 된다That is, when the number of transitions of the address signal is small, a signal having a large pulse width is generated when the pulse width of the address transition detection sum signal (ATDs) is small
또한 어드레스 천이 검출 합신호(ATDs)의 펄스 폭은 회로에 인가되는 파워 전압에도 영향을 받게 된다. 즉 로우상태의 전원전압(VCC)에서는 펄스폭은 크고, 하이상태의 전원전압(VCC)에서는 펄스폭이 작아진다.In addition, the pulse width of the address transition detection sum signal ATDs is also affected by the power voltage applied to the circuit. That is, the pulse width is large at the power supply voltage VCC in the low state, and is small at the power voltage VCC in the high state.
이러한 어드레스 천이 검출 합신호(ATDs)의 펄스 폭은 전압 및 어드레스 천이 갯수와 연관되는 천이 검출신호(ATi) 펄스폭에 영향을 받게 된다.The pulse width of the address transition detection sum signal (ATDs) is affected by the transition detection signal (ATi) pulse width associated with the voltage and address transition number.
그러나, 상기와 같은 종래의 기술에서 어드레스 천이 검출신호(ATi)는 일정한 펄스폭을 갖지 못하고 크거나 작은 펄스폭이 변화되기 때문에 펄스폭이 작으면 데이타 입출력 라인 등의 등화가 제대로 되지 않아서 하이상태의 전원전압(VCC)에서 문제를 일으켜 디바이스의 신뢰도를 떨어뜨리고, 펄스폭이 크면 속도가 느려지는 문제점이 있다. 따라서, 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 어떠한 고전압값 이상에서는 그 전압에서의 어드레스 천이 검출신호(ATi)의 펄스폭의 축소를 완화시켜 주도록 한 어드레스 천이 검출펄스로 일어나는 문제를 방지하여 디바이스의 신뢰도를 높여주도록 한 반도체 메모리의 어드레스 천이 검출신호 발생회로를 제공함에 있다.However, in the above conventional technique, the address transition detection signal ATi does not have a constant pulse width, and since the pulse width is changed to be large or small, if the pulse width is small, the equalization of the data input / There is a problem that the power supply voltage (VCC) causes a problem, thereby lowering the reliability of the device, and the speed is slowed when the pulse width is large. SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to overcome the above-mentioned problems of the prior art, and it is an object of the present invention to provide an address transition detection circuit, There is provided an address transition detection signal generating circuit for a semiconductor memory which prevents a problem and increases the reliability of the device.
제1도는 종래 반도체 메모리의 어드레스 천이 검출신호 발생회로도.FIG. 1 is a circuit diagram showing an address transition detection signal generation circuit of a conventional semiconductor memory. FIG.
제2도는 본 발명 반도체 메모리의 어드레스 천이 검출신호 발생회로도.FIG. 2 is a circuit diagram showing an address transition detection signal generating circuit of a semiconductor memory according to the present invention. FIG.
제3도는 제2도에서, 전압검출부의 상세 회로도.FIG. 3 is a detailed circuit diagram of the voltage detecting unit in FIG. 2; FIG.
제4도는 제3도에서, 제1기준전압과 제2기준전압이 출력 파형도.FIG. 4 is an output waveform diagram of the first reference voltage and the second reference voltage in FIG. 3; FIG.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
100 : 전압 검출부 101 : 입력부100: voltage detection unit 101: input unit
102 : 제어신호 발생부 103 : 래치부102: control signal generation unit 103: latch unit
200 : 전압 조절부 300 : 어드레스 천이 검출부200: voltage regulator 300: address transition detector
상기 목적을 달성하기 위한 본 발명 반도체 메모리의 어드레스 천이 검출신호 발생회로는, 제2도에 도시한 바와 같이, 입력되는 전압의 값을 검출하여 서로 다른 파워중 어느 파워를 사용할 것인지를 결정하는 전압 검출(100)와; 상기 전압 검출부(100)의 출력에 따라 입력되는 전압을 그대로 사용하거나 어느 임계전압 이상에서는 전압을 떨어뜨려 인가하도록 하는 전압 조절부(200)와; 상기 전압 조절부(200)를 통해 전압이 공급되는 어드레스 천이검출 신호의 펄스폭의 조정하여 출력하는 어드레스 천이 검출부(300)로 구성한다.In order to achieve the above object, according to the present invention, there is provided an address transition detection signal generating circuit for detecting a value of an input voltage and detecting a voltage (100); A voltage regulator 200 that uses the voltage input according to the output of the voltage detector 100 or applies a voltage lower than a certain threshold voltage; And an address transition detector 300 for adjusting and outputting a pulse width of an address transition detection signal supplied with a voltage through the voltage regulator 200.
상기에서 전압 검출부(100)는, 제3도에 도시한 바와 같이, 파워 전압을 검출하기 위한 제어신호를 제공하는 입력부(101)와; 상기 입력부(101)를 통해 공급되는 제어신호에 따라 제1기준전압(VREF1)과 제2기준전압(VREF)을 이용하여 파워 전압이 어느 임계전압 이상인지 이하인지를 체크하여 그에 따른 제어신호를 출력하는 제어신호 발생부(102)와; 상기 제어신호 발생부(102)에서 발생하는 제어신호를 래치하는 래치부(103)로 구성한다.As shown in FIG. 3, the voltage detecting unit 100 includes an input unit 101 for providing a control signal for detecting a power voltage; It is checked whether or not the power voltage is higher than or equal to a certain threshold voltage by using the first reference voltage VREF1 and the second reference voltage VREF according to the control signal supplied through the input unit 101, A control signal generator 102 for generating a control signal; And a latch unit 103 for latching a control signal generated by the control signal generation unit 102. [
그리고, 전압 조절부(200)는 전압 검출부(100)로부터 공급되는 파워 전압이 어느 임계전압 이하이면 턴온되어 회로에 인가되는 파워를 그대로 공급하는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)와 병렬로 연결되어 인가되는 파워전압이 어느 임계전압 이상이면 턴온되어 일정한 값만큼 떨어뜨려 공급하는 엔모스 트랜지스터(NM1)로 구성한다.The voltage regulator 200 includes a PMOS transistor PM1 for turning on the PMOS transistor PM1 when the power voltage supplied from the voltage detector 100 is lower than a certain threshold voltage and supplying the power to the circuit as it is. And an NMOS transistor NM1 which is connected in parallel with the PMOS transistor PM1 and is turned on when the power voltage applied thereto is higher than a certain threshold voltage, and supplies the PMOS transistor NM1 by a predetermined value.
이와 같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다. 제3도의 전압 검출부(100)의 입력부(101)를 통해 제어신호가 입력되면 제어신호 발생부(102)의 피모스 트랜지스터와 엔모스 트랜지스터가 동작한다.The operation and effect of the present invention will be described in detail as follows. When the control signal is inputted through the input unit 101 of the voltage detecting unit 100 of FIG. 3, the PMOS transistor and the NMOS transistor of the control signal generating unit 102 operate.
이렇게 피모스 트랜지스터와 엔모스 트랜지스터가 동작하여 제 1기준전압(VREF1)과 제2기준전압(VREF)이 제4도에서와 같은 곡선을 그릴 때 임의의 'N[V]'값을 검출해서 'N[V]'이상에서는 하이신호를 출력하고, 'N[V]'이하에서는 로우신호를 각각 출력한다.When the first reference voltage VREF1 and the second reference voltage VREF are drawn in the same curve as in FIG. 4 by operating the PMOS transistor and the NMOS transistor, an 'N [V]' value is detected, Outputs a high signal when N [V] 'or higher, and outputs a low signal when it is lower than N [V].
그러면, 래치부(103)에서는 제어신호 발생부(102)의 제어신호 값을 저장하고 있게된다.Then, the latch unit 103 stores the control signal value of the control signal generation unit 102.
상기 전압 검출부(100)에서 검출한 제어신호를 출력하면 전압 조절부(200)가 동작하는 데, 가령 공급되는 파워 전압이 어느 임계전압 이상으로 검출하여 하이신호를 출력하면 상기 전압 조절부(200)의 엔모스 트랜지스터(NM1)가 턴온하여 그의 드레쉬홀드 전압(Vt)만큼 떨어뜨린후 어드레스 천이검출부(300)로 공급하여 어드레스 천이 검출신호(ATi)A의 펄스 폭을 그 만큼 줄여준다. 이 경우 정상적인 파워일 때 보다 어드레스 천이 검출신호(ATi)D의 펄스 폭이 늘어나므로 하이상태의 고전압에서의 디바이스 신뢰도를 향상시킬 수 있으며, 속도는 느려지겠지만 이때의 속도는 이미 마진을 갖고 있는 속도 값이므로 큰 문제가 되지 않는다.The voltage regulator 200 operates when the control signal detected by the voltage detector 100 is outputted. When the supplied power voltage is higher than a certain threshold voltage and outputs a high signal, The NMOS transistor NM1 of the NMOS transistor NM1 is turned on by its threshold voltage Vt and then supplied to the address transition detector 300 to reduce the pulse width of the address transition detection signal ATi. In this case, since the pulse width of the address transition detection signal (ATi) D is larger than that at the normal power, the reliability of the device at a high voltage in a high state can be improved and the speed will be slower. However, This is not a big problem.
그리고, 공급되는 파워 전압이 어느 임계전압 이하이면 전압 검출부(100)가 로우신호를 출력하므로 전압 조절부(200)의 피모스 트랜지스트(PM1)가 턴온하여 파워 전압을 그대로 어드레스 천이검출부(300)로 공급하여 주어 정상적인 어드레스 천이검출신호(ATi)를 발생시키도록 한다.When the supplied power voltage is lower than a certain threshold voltage, the voltage detector 100 outputs a low signal, so that the PMOS transistor PM1 of the voltage regulator 200 is turned on and the power voltage is directly supplied to the address transition detector 300, So that a normal address transition detection signal ATi is generated.
상술한 바와 같이, 본 발명은 하이상태의 고전압에서의 어드레스 천이검출신호의 펄스 폭의 축소를 완화시켜주도록 하여 디바이스의 신뢰도를 높여주도록 한 효과가 있다.As described above, the present invention has the effect of relieving the reduction of the pulse width of the address transition detection signal at the high-state high voltage, thereby improving the reliability of the device.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045222A KR100214507B1 (en) | 1996-10-11 | 1996-10-11 | Address transition detection signal generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960045222A KR100214507B1 (en) | 1996-10-11 | 1996-10-11 | Address transition detection signal generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980026690A KR19980026690A (en) | 1998-07-15 |
| KR100214507B1 true KR100214507B1 (en) | 1999-08-02 |
Family
ID=19477043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960045222A KR100214507B1 (en) | 1996-10-11 | 1996-10-11 | Address transition detection signal generation circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100214507B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100494646B1 (en) * | 1997-12-11 | 2005-09-08 | 주식회사 하이닉스반도체 | Address Transition Detector for Semiconductor Memory Devices |
-
1996
- 1996-10-11 KR KR1019960045222A patent/KR100214507B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980026690A (en) | 1998-07-15 |
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