KR100212265B1 - Mode determination circuit for horizontal synchronous signal - Google Patents

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Abstract

본 발명은 수평 동기 모드 판별 회로에 관한 것으로, 3.58의 클럭 신호와 수평 동기 신호를 입력으로 받아, 한 클럭의 반주기 크기(약 120nS 정도)의 리세트 신호를 발생시켜 출력하는 리세트 신호 발생기(100)와, 상기 리세트 신호발생기(100)로부터 출력되는 신호를 입력으로 받아, 신호가 입력된 때부터 수평 동기 신호 한주기 동안에 클럭을 카운트하는 카운터(200)와, 상기 카운터(200)를 통해서 카운트된 클럭 신호를 조합, 비교함으로써, 수평 동기 주파수를 검출하여 수평 동기 신호 처리 집적 회로로 출력하는 비교기(300)로 구성되었으며, 입력되는 각 비디오 그래픽 모드를 판별하고, 판별된 모드에 따라서 수평 동기 신호 처리 집적 회로를 제어하도록 함으로써, 각 모드에 따른 자동 조정이 가능하게 하고, 전압과 온도의 변동등에도 안정되게 동작하도록 한 수평 동기 모드 판별 회로에 관한 것이다.The present invention relates to a horizontal synchronization mode determination circuit, 3.58 A reset signal generator 100 that receives a clock signal and a horizontal synchronization signal of a clock signal and generates and outputs a reset signal having a half cycle size (about 120 nS) of one clock, and outputs the reset signal generator 100 from the reset signal generator 100. A horizontal synchronization frequency is obtained by combining and comparing a counter 200 that receives a signal as an input and counts a clock for one period of the horizontal synchronization signal from the time when the signal is input, and a clock signal counted through the counter 200. Comprising a comparator 300 for detecting and outputting to the horizontal sync signal processing integrated circuit, by determining each input video graphics mode, and by controlling the horizontal sync signal processing integrated circuit according to the determined mode, automatic according to each mode It relates to a horizontal synchronization mode discrimination circuit which enables adjustment and operates stably even when the voltage and the temperature fluctuate.

Description

수평 동기 모드 판별 회로Horizontal sync mode discrimination circuit

제1도는 종래의 각 비디오 그래픽 모드별 수평, 수직 동기 주파수를 나타낸 표이고,1 is a table showing the horizontal and vertical sync frequency for each conventional video graphics mode,

제2도는 종래의 주파수 판별 회로를 적용한 블럭도이고,2 is a block diagram to which a conventional frequency discriminating circuit is applied.

제3도는 본 발명의 실시예에 따른 수평 동기 주파수 판별 회로를 적용한 블럭도이고,3 is a block diagram to which a horizontal synchronizing frequency discriminating circuit according to an embodiment of the present invention is applied.

제4도는 본 발명의 실시예에 따른 수평 동기 주파수 판별회로의 상세회로도이고,4 is a detailed circuit diagram of a horizontal synchronizing frequency discrimination circuit according to an embodiment of the present invention.

제5도는 본 발명의 실시예에 따른 수평 동기 주파수 판별 회로에서 리세트 신호 발생기의 타이밍도이고,5 is a timing diagram of a reset signal generator in a horizontal synchronizing frequency discrimination circuit according to an embodiment of the present invention,

제6도는 본 발명의 실시예에 따른 수평 동기 주파수 판별 회로에서 모드 판별 주파수 영역과 차단 주파수 영역을 나타낸 예시도이고,6 is an exemplary diagram illustrating a mode discrimination frequency region and a cutoff frequency region in a horizontal synchronizing frequency discrimination circuit according to an embodiment of the present invention.

제7도는 본 발명의 실시예에 따른 수평 동기 주파수 판별 회로에서 계수된 클럭 범위에 따른 주파수 판별을 나타낸 표이다.7 is a table illustrating frequency discrimination according to a clock range counted in a horizontal synchronizing frequency discrimination circuit according to an exemplary embodiment of the present invention.

본 발명은 수평 동기 모드 판별 회로에 관한 것으로서, 더 상세히 말하자면, 입력되는 각 비디오 그래픽 모드를 판별하고, 판별된 모드에 따라서 수평 동기 신호 처리 집적 회로를 제어하도록 함으로써, 각 모드에 따른 자동 조정이 가능하게 하고 전압과 온도의 변동등에도 안정되게 동작하는 수평 동기 모드 판별 회로에 관한 것이다.The present invention relates to a horizontal synchronizing mode determination circuit, and more specifically, to determine each video graphics mode to be input and to control the horizontal synchronizing signal processing integrated circuit according to the determined mode, thereby enabling automatic adjustment according to each mode. The present invention relates to a horizontal synchronizing mode discrimination circuit that operates stably even when voltage and temperature fluctuations occur.

현재 개인용 컴퓨터에 사용하는 비디오 그래픽 카드는 여러가지 모드를 사용하고 있다.The video graphics card used in personal computers currently uses several modes.

이하, 첨부된 도면을 참조로 하여 종래의 각 비디오 그래픽 모드별 수평, 수직 동기 주파수와 각 비디오 그래픽 모드를 검출하기 위한 수평 동기 모드 판별 회로에 대하여 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, a description will be given of a conventional horizontal and vertical sync frequency for each video graphics mode and a horizontal sync mode determination circuit for detecting each video graphics mode.

제1도는 종래의 각 비디오 그래픽 모드별 수평, 수직 동기 주파수를 나타낸 표이고,1 is a table showing the horizontal and vertical sync frequency for each conventional video graphics mode,

제2도는 각 비디오 그래픽 모드를 검출하기 위한 종래의 주파수 판별 회로를 적용한 블럭도이다.2 is a block diagram to which a conventional frequency discriminating circuit for detecting each video graphic mode is applied.

제2도에 도시되어 있듯이, 종래의 주파수 판별 회로의 구성은,As shown in FIG. 2, the configuration of the conventional frequency discriminating circuit is

수평 동기 신호를 입력으로 받아, 입력된 주파수를 디씨 전압으로 변환시켜 출력하는 주파수-전압 변환기(10)와;A frequency-voltage converter 10 which receives a horizontal synchronizing signal as an input, converts the input frequency into a DC voltage, and outputs the DC voltage;

상기 주파수-전압 변환기(10)로분터 출력되는 디씨 전압과 기준 전압(Vref1, Vref2,)을 각각 입력으로 받아, 두 전압을 비교하여 수평 동기 신호 처리 집적 회로를 제어하기 위한 논리 신호를 발생시켜 출력하는 다수의 비교기(20, 30,)로 이루어져 있다.The DC voltage and the reference voltages Vref1, Vref2, which are outputted to the frequency-voltage converter 10 A plurality of comparators 20, 30, which receive two inputs, compare two voltages, and generate and output a logic signal for controlling a horizontal synchronization signal processing integrated circuit. )

이와 같은 종래의 기술은 각 모드에 따라 모니터의 화면 조정 및 동기 신호 출력 주파수를 조정해야 한다. 이러한 외부에서의 수동 조정은 불편하며, 현실적으로 사용하는 것이 어렵다는 문제점이 있다.This conventional technique requires adjusting the monitor screen and the synchronization signal output frequency according to each mode. Such external manual adjustment is inconvenient, and there is a problem that it is difficult to use in reality.

또한, 새시 응용 회로에 모드 판별 전용 보드를 제작하여 사용하기 때문에, 제조 원가 및 생산성에 문제가 있고, 입력되는 모드가 증가함에 따라서 주파수 판별 회로에서 사용되는 비교기도 확장해야 하기 때문에, 보드의 크기와 부품이 증가하게 된다.In addition, since the board for the mode discrimination is manufactured and used in the chassis application circuit, there is a problem in manufacturing cost and productivity, and as the input mode increases, the comparator used in the frequency discrimination circuit must also be expanded. The parts increase.

특히, 기술적인 측면에서는 주변 환경의 변화, 예를 들어 전원 전압의 변화에 따른 기준 전압의 변화, 주파수-전압 변환기의 출력 전압 변화, 온도에 따른 전압 변화등으로 인해서 정확한 모드 판별에 문제가 발생하는 경우가 있다. 즉, 주변 환경의 변화에 따라서 모드 판별이 오동작함으로써, 화면 상태가 불안해지고 동기 신호가 무너져 사용할 수 없게 되는 문제점이 있다.In particular, in the technical aspect, it is difficult to accurately determine the mode due to the change of the surrounding environment, for example, the change of the reference voltage according to the change of the power supply voltage, the change of the output voltage of the frequency-to-voltage converter, and the change of voltage according to the temperature. There is a case. That is, there is a problem in that the mode discrimination malfunctions according to the change of the surrounding environment, and thus the screen state becomes unstable and the synchronization signal collapses and cannot be used.

따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 입력되는 각 비디오 그래픽 모드를 판별하고, 판별된 모드에 따라서 수평 동기 신호 처리 집적 회로를 제어하도록 함으로써, 각 모드에 따른 자동 조정이 가능하게 하고, 전압과 온도의 변동등에도 안정되게 동작하는 수평 동기 모드 판별 회로를 제공하는 데에 있다.Accordingly, an object of the present invention is to solve the above-described conventional problems, by determining each input video graphics mode and controlling the horizontal synchronization signal processing integrated circuit according to the determined mode, thereby automatically adjusting according to each mode. This makes it possible to provide a horizontal synchronizing mode discrimination circuit which operates stably even when the voltage and the temperature fluctuate.

상기의 목적을 달성하기 위한 본 발명의 구성은,The configuration of the present invention for achieving the above object,

3.58의 클럭 신호와 수평 동기 신호를 입력으로 받아, 한 클럭의 반주기 크기(약 120nS 정도)의 리세트 신호를 발생시켜 출력하는 리세트 신호 발생기와;3.58 A reset signal generator for receiving a clock signal and a horizontal synchronizing signal as an input and generating and outputting a reset signal having a half cycle size (about 120 nS) of one clock;

상기 리세트 신호 발생기로부터 출력되는 신호를 입력으로 받아, 신호가 입력된 때부터 수평 동기 신호 한주기 동안에 클럭을 카운트하는 카운터와;A counter which receives a signal output from the reset signal generator as an input and counts a clock for one period of a horizontal synchronization signal from the time when the signal is input;

상기 카운트fmf 통해서 카운트된 클럭 신호를 조합, 비교함으로써, 수평 동기 주파수를 검출하여 수평 동기 신호 처리 집적 회로로 출력하는 비교기로 이루어져 있다.Comprising a combination and comparison of the clock signal counted through the count fmf, it detects the horizontal synchronizing frequency and outputs to the horizontal synchronizing signal processing integrated circuit.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention in detail.

제3도는 본 발명의 실시예에 따른 수평 동기 주파수 판별 회로를 적용한 블럭도이고,3 is a block diagram to which a horizontal synchronizing frequency discriminating circuit according to an embodiment of the present invention is applied.

제4도는 본 발명의 실시예에 따른 수평 동기 주파수 판별 회로의 상세회로도이다.4 is a detailed circuit diagram of a horizontal synchronizing frequency discrimination circuit according to an embodiment of the present invention.

제3도에 도시되어 있듯이, 본 발명의 실시예에 따른 수평 동기 주파수 판별 회로의 구성은,As shown in FIG. 3, the configuration of the horizontal synchronizing frequency discrimination circuit according to the embodiment of the present invention,

3.58의 클럭 신호와 수평 동기 신호를 입력으로 받아, 한 클럭의 반주기 크기(약 120nS 정도)의 리세트 신호를 발생시켜 출력하는 리세트 신호 발생기(100)와;3.58 A reset signal generator 100 which receives a clock signal and a horizontal synchronizing signal as an input and generates and outputs a reset signal having a half cycle size (about 120 nS) of one clock;

상기 리세트 신호 발생기(100)로부터 출력되는 신호를 입력으로 받아, 신호가 입력된 때부터 수평 동기 신호 한주기 동안에 클럭을 카운트하는 카운터(200)와;A counter (200) for receiving a signal output from the reset signal generator (100) as an input and counting a clock for one period of a horizontal synchronizing signal from the time when the signal is input;

상기 카운터(200)를 통해서 카운트된 클럭 신호를 조합, 비교함으로써, 수평 동기 주파수를 검출하여 수평 동기 신호 처리 집적 회로로 출력하는 비교기(300)로 이루어져 있다.The comparator 300 detects and outputs a horizontal synchronizing frequency to the horizontal synchronizing signal processing integrated circuit by combining and comparing the clock signals counted through the counter 200.

제4도에 도시되어 있듯이, 상기한 리세트 신호 발생기(100)의 구성은,As shown in FIG. 4, the configuration of the reset signal generator 100 described above is

전원 전압(VDD)을 입력(D)으로 받고, 수평 동기 신호(hsync_input)를 클럭 입력(CK)으로 받으며, AND 게이트(AD1)의 출력을 리세트 입력(RB)으로 받아, 입력된 신호를 일시 저장하는 디 플립플롭(DFR0)과;Receives the power supply voltage V DD as the input D, receives the horizontal synchronization signal hsync_input as the clock input CK, receives the output of the AND gate AD1 as the reset input RB, and receives the input signal. A de-flip flop DFR0 for temporary storage;

상기 디 플립플롭(DFR0)의 출력(QQ)을 입력(D)으로 받고, 클럭 신호(CLK)를 클럭 입력(CK)으로 받으며, 리세트 신호(RESET)를 리세트 입력(RB)으로 받아, 입력된 신호를 일시 저장하는 디 플립플롭(DFR1)과;The output QQ of the flip-flop DFR0 is received as an input D, the clock signal CLK is received as a clock input CK, and the reset signal RESET is received as a reset input RB. A de flip-flop DFR1 for temporarily storing an input signal;

클럭 신호(CLK)를 입력으로 받아, 반전시켜 출력하는 인버터(INV1)와;An inverter INV1 that receives the clock signal CLK as an input, inverts it, and outputs the inverted signal;

상기 디 플립플롭(DFR1)의 반전 출력(QB)을 입력으로 받고, 상기 인버터(INV1)의 출력을 클럭 입력(CK)으로 받아, 새로운 입력이 들어올 때까지 입력된 신호를 저장하는 래치 회로(LAT0)와;A latch circuit LAT0 that receives an inverted output QB of the de-flop flop DFR1 as an input, receives an output of the inverter INV1 as a clock input CK, and stores an input signal until a new input is received. )Wow;

상기 디 플립플롭(DFR1)의 출력(QQ)과 상기 래치 회로(LAT0)의 출력(O)을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 NAND 게이트(ND1)와;A NAND gate (ND1) for receiving an output (QQ) of the de-flip-flop (DFR1) and an output (O) of the latch circuit (LAT0) as an input and performing an AND logic to output the result;

상기 NAND 게이트(ND1)으로부터 출력되는 신호의 반전 및 비반전 신호를 발생시키도록 직렬로 연결된 인버터(INV4, INV5)와;Inverters INV4 and INV5 connected in series to generate inverted and non-inverted signals of the signal output from the NAND gate ND1;

리세트 신호(RESET)를 입력으로 받아, 반전 신호와 비반전 신호를 발생시키도록 직렬로 연결된 인버터(INV2, INV3)와;Inverters INV2 and INV3 connected in series to receive the reset signal RESET as an input and to generate an inverted signal and a non-inverted signal;

상기 인버터(INV3, INV5)의 출력을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 NAND 게이트(ND2)와;A NAND gate ND2 that receives an output of the inverters INV3 and INV5 as an input and performs an AND logic output;

상기 디 플립플롭(DFR1)의 출력(QQ)을 입력으로 받아, 반전시켜 출력하는 인버터(INV0)와;An inverter INV0 that receives the output QQ of the de-flop flop DFR1 as an input, and inverts and outputs the output QQ;

상기 인버터(INV0)의 출력과 리세트 신호(RESET)를 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD1)와;An AND gate AD1 that receives the output of the inverter INV0 and the reset signal RESET as inputs, performs an AND operation, and outputs the result;

상기 NAND 게이트(ND2)의 출력을 입력으로 받아, 반전시켜 제1리세트신호(Reset_Pulse1)를 출력하는 인버터(INV6)와;An inverter INV6 that receives the output of the NAND gate ND2 as an input, inverts it, and outputs a first reset signal Reset_Pulse1;

상기 인버터(INV4)의 출력을 입력으로 받아, 반전시켜 제2리세트신호(Reset_Pulse2)를 출력하는 인버터(INV7)로 이루어져 있다.The inverter INV7 receives the output of the inverter INV4 as an input, inverts it, and outputs a second reset signal Reset_Pulse2.

상기한 카운터(200)의 구성은, 상기 리세트 신호 발생기(100)의 인버터(INV1)의 출력을 첫번째단 플립플롭(TFR0)의 클럭 입력(CK)으로 받고, 두번째단 플립플롭(TFR0)부터는 바로 앞단 플립플롭의 반전 출력(QB)을 클럭 입력(CK)으로 받으며, 제1리세트 신호(Reset_Pulse1)를 각각 리세트 입력(RB)으로 받아, 카운팅을 수행하는 티 플립플롭(TFR0TFR6)과; 상기 티 플립플롭(TFR1TFR6)의 출력(QQ)을 각각 입력(D)으로 받고, 상기 리세트 신호 발생기(100)의 인버터(INV4)의 출력을 각각 클럭 입력(CK)으로 받으며, 리세트 신호(RESET)를 리세트 입력(RB)으로 받아, 카운팅을 수행하여 출력하는 디 플립플롭(DFR2DFR7)으로 이루어져 있다.The counter 200 is configured to receive the output of the inverter INV1 of the reset signal generator 100 as the clock input CK of the first flip-flop TFR0, and from the second flip-flop TFR0. The tee flip-flop TFR0 receives the inverted output QB of the immediately preceding flip-flop as the clock input CK, receives the first reset signal Reset_Pulse1 as the reset input RB, and performs counting. TFR6); T flip-flop (TFR1) The output QQ of the TFR6) is received as the input D, the output of the inverter INV4 of the reset signal generator 100 is received as the clock input CK, respectively, and the reset signal RESET is reset. De-Flop flop (DFR2) which receives as input (RB), counts and outputs DFR7).

상기한 비교기(300)의 구성은, 상기 카운터(200)의 디 플립플롭(DFR2, DFR3) 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD2)와; 상기 디 플립플롭(DFR4, DFR5) 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD3)와; 상기 디 플립플롭(DFR3, DFR4)의 출력(QQ)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD4)와; 상기 디 플립플롭(DFR6)의 출력(QQ)과 상기 디 플립플롭(DFR7)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD5)와; 상기 디 플립플롭(DFR5)의 출력(QQ)과 상기 디 플립플롭(DFR6)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD6)와; 상기 디 플립플롭(DFR7)의 반전 출력(QB), 상기 디 플립플롭(DFR6)의 반전 출력(QB) 및 상기 디 플립플롭(DFR5)의 출력(QQ)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD7)와; 상기 디 플립플롭(DFR3)의 출력(QQ)과 디 플립플롭(DFR2)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD8)와; 상기 디 플립플롭(DFR3, DFR4)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD9)와; 상기 디 플립플롭(DFR5DFR7)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD10)와;The comparator 300 includes an AND gate AD2 that receives the de- flip-flops DFR2 and DFR3 inverted outputs QB of the counter 200 as an input, performs an AND, and outputs the result of the AND operation; An AND gate AD3 that receives the de- flip-flops DFR4 and DFR5 inverted outputs QB as an input, performs an AND, and outputs the result; An AND gate AD4 that receives the outputs QQ of the de-flip-flops DFR3 and DFR4 and performs an AND, and outputs the result; An AND gate AD5 which receives the output QQ of the de flip-flop DFR6 and the inverted output QB of the de flip-flop DFR7 as an input, performs an AND, and outputs the result; An AND gate AD6 that receives the output QQ of the de flip-flop DFR5 and the inverted output QB of the de flip-flop DFR6 and performs an AND operation to output the result; The inverted output QB of the de flip-flop DFR7, the inverted output QB of the de flip-flop DFR6, and the output QQ of the de flip-flop DFR5 are received as inputs, and are then output. An AND gate AD7; An AND gate AD8 that receives the output QQ of the de flip-flop DFR3 and the inverted output QB of the de flip-flop DFR2 as an input, performs an AND, and outputs the result; An AND gate AD9 that receives the inverted outputs QB of the de-flip flops DFR3 and DFR4 as an input, performs an AND, and outputs the result; The flip-flop (DFR5) An AND gate AD10 that receives the inverted output QB of DFR7 as an input, performs an AND, and outputs the result;

상기 디 플립플롭(DFR4DFR6)의 출력(QQ)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD11)와;The flip-flop (DFR4) An AND gate AD11 that receives the output QQ of the DFR6) as an input, performs an AND, and outputs the result;

상기 AND 게이트(AD2, AD3, AD5)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD15)와;An AND gate AD15 that receives the outputs of the AND gates AD2, AD3, and AD5 as inputs, performs an AND operation, and outputs the result;

상기 AND 게이트(AD4)의 출력과 상기 디 플립플롭(DFR5)의 출력(QQ)을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(OR1)와; 상기 AND 게이트(AD6)의 출력과 상기 디 플립플롭(DFR6)의 출력(QQ)을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(OR2)와; 상기 AND 게이트(AD8, AD9)의 출력을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(OR3)와; 상기 AND 게이트(AD9, AD10)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND게이트(AD12)와; 상기 AND 게이트(AD8, AD10)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD13)와; 상기 AND 게이트(AD11)의 출력과 상기 디 플립플롭(DFR3)의 출력(QQ)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD14)와; 상기 OR 게이트(OR1)의 출력과 AND 게이트(AD5)의 출력을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 NAND 게이트(ND3)와; 상기 AND 게이트(AD5)의 출력을 입력으로 받아, 반전시켜 출력하는 인버터(INV8)와; 상기 OR 게이트(OR2)의 출력과 상기 디 플립플롭(DFR7)의 반전 출력(QB)을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 NAND 게이트(ND4)와; 상기 AND 게이트(AD7)의 출력과 OR 게이트(OR3)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD16)와; 상기 AND 게이트(AD12, AD13)의 출력을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(OR4)와; 상기 AND 게이트(AD14)의 출력과 상기 디 플립플롭(DFR7)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD17)와; 상기 AND 게이트(AD15)의 출력과 인버터(INV8)의 출력을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(OR5)와; 상기 NAND 게이트(ND4)의 출력과 AND 게이트(AD16)의 출력을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(0R6)와; 상기 OR 게이트(OR4)의 출력과 상기 디 플립플롭(DFR7)의 반전 출력(QB)을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(OR7)와; 상기 AND 게이트(AD17)의 출력과 상기 디 플립플롭(DFR7)의 출력(QQ)을 입력으로 받아, 논리합을 수행하여 출력하는 OR 게이트(OR8)와; 상기 OR 게이트(OR5, OR6, OR7, OR8)의 출력을 각각 입력으로 받아, 반전시켜 출력하는 인버터(INV9, INV10, INV11, INV12)와; 상기 NAND 게이트(ND3)의 출력과 인버터(INV9)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD18)와; 상기 OR 게이트(OR5)의 출력과 인버터(INV10)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD19)와; 상기 OR 게이트(OR6)의 출력과 인버터(INV11)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD20)와; 상기 OR 게이트(OR7, OR8)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 AND 게이트(AD21)와; 상기 AND 게이트(AD18, AD19, AD20, AD21)와 인버터(INV12)의 출력을 각각 입력으로 받고, 상기 제2리세트 신호(Reset_Pulse2)를 클럭(CK) 입력으로 받아, 새로운 입력이 들어올 때까지 입력된 신호를 저장하는 래치회로(LAT1LAT5)와;An OR gate OR1 that receives the output of the AND gate AD4 and the output QQ of the de flip-flop DFR5, and performs a logical sum to output the AND gate AD4; An OR gate OR2 that receives the output of the AND gate AD6 and the output QQ of the de-flip flop DFR6 and performs a logical sum to output the AND gate; An OR gate OR3 that receives the outputs of the AND gates AD8 and AD9 as inputs and performs a logical sum to output the AND gates AD8 and AD9; An AND gate AD12 that receives the outputs of the AND gates AD9 and AD10 as inputs, performs an AND operation, and outputs the result; An AND gate AD13 that receives the outputs of the AND gates AD8 and AD10 as inputs, performs an AND operation, and outputs the AND gates; An AND gate AD14 that receives the output of the AND gate AD11 and the output QQ of the de-flip flop DFR3 and performs an AND operation to output the AND gate AD11; A NAND gate ND3 for receiving the output of the OR gate OR1 and the output of the AND gate AD5 as inputs, and performing an AND logic to output the result; An inverter INV8 that receives the output of the AND gate AD5 as an input, and inverts the output; A NAND gate ND4 for receiving the output of the OR gate OR2 and the inverted output QB of the de-flip flop DFR7 as an input, and performing an AND logic to output the result; An AND gate AD16 that receives the output of the AND gate AD7 and the output of the OR gate OR3 as inputs, and performs an AND operation to output the AND gate AD3; An OR gate OR4 which receives the outputs of the AND gates AD12 and AD13 as inputs and performs a logical sum to output the AND gates AD12 and AD13; An AND gate AD17 that receives the output of the AND gate AD14 and the inverted output QB of the de-flip flop DFR7 as an input, and performs an AND operation to output the AND gate AD14; An OR gate OR5 which receives the output of the AND gate AD15 and the output of the inverter INV8 as inputs, and performs a logical sum to output the AND gate AD15; An OR gate (0R6) for receiving the output of the NAND gate (ND4) and the output of the AND gate (AD16) as inputs, performing an OR and outputting the result; An OR gate OR7 which receives the output of the OR gate OR4 and the inverted output QB of the de flip-flop DFR7 as an input and performs a logical sum to output the OR gate OR4; An OR gate OR8 which receives the output of the AND gate AD17 and the output QQ of the de flip-flop DFR7 and performs a logical sum to output the AND gate AD17; An inverter (INV9, INV10, INV11, INV12) which receives the outputs of the OR gates OR5, OR6, OR7, OR8 as inputs, and inverts them; An AND gate AD18 that receives the output of the NAND gate ND3 and the output of the inverter INV9 as an input, performs an AND, and outputs the result; An AND gate AD19 that receives the output of the OR gate OR5 and the output of the inverter INV10 as an input, performs an AND, and outputs the result; An AND gate AD20 that receives the output of the OR gate OR6 and the output of the inverter INV11 as an input, performs an AND, and outputs the result; An AND gate AD21 that receives the outputs of the OR gates OR7 and OR8 as inputs and performs an AND operation to output the OR gates; The outputs of the AND gates AD18, AD19, AD20, and AD21 and the inverter INV12 are received as inputs, and the second reset signal Reset_Pulse2 is received as a clock CK input until a new input is input. Latch circuit (LAT1) LAT5);

상기 래치 회로(LAT1LAT5)의 출력(O)을 각각 하나의 입력으로 받고, 전원 전압(VDD)을 각각 다른 하나의 입력으로 받아, 논리곱을 수행하여 출력(OUTPUT1OUTPUT5)하는 AND 게이트(AD22AD26)로 이루어져 있다.The latch circuit LAT1 Receives the output (O) of LAT5 as one input, receives the power supply voltage (V DD ) as another input, and performs an AND to output the output (OUTPUT1). AND gate (AD22) to OUTPUT5 AD26).

상기와 같이 이루어져 있는 본 발명의 실시예에 따른 수평 동기 모드 판별 회로의 동작은 다음과 같다.Operation of the horizontal synchronization mode determination circuit according to an embodiment of the present invention made as described above is as follows.

제3도에 도시되어 있듯이, 본 발명의 실시예에 따른 수평 동기 모드 판별 회로는, 3.58의 클럭 신호를 입력으로 받아, 리세트 신호 발생기(100)로부터 리세트 신호(Reset_Pulse1)가 출력되는 때부터 수평 동기 신호 한주기 동안에 클럭을 카운트하여 이를 조합, 비교함으로써, 정확하고 안정된 수평 동기 주파수를 검출해낸다.As shown in FIG. 3, the horizontal synchronization mode determination circuit according to the embodiment of the present invention is 3.58. The clock signal is received as an input, and the clock is counted for one period of the horizontal synchronization signal from the time when the reset signal Reset_Pulse1 is output from the reset signal generator 100. Detect

즉, 리세트 신호 발생기(100)는 입력 한 클럭의 반주기 크기(약 120nS 정도)의 리세트 신호(Reset_Pulse1)를 발생시켜, 다음 수평 동기 신호가 입력될 때까지 카운터(200)가 카운트할 수 있게 한다.That is, the reset signal generator 100 generates a reset signal Reset_Pulse1 having a half cycle size (about 120 nS) of the input clock, so that the counter 200 can count until the next horizontal synchronization signal is input. do.

상기한 리세트 신호 발생기(100)의 동작 과정이 제5도에 도시되어 있다.The operation of the reset signal generator 100 is shown in FIG.

다음으로, 카운터(200)와 비교기(300)는 수평 동기 신호 입력을 카운트하도록 설계되어 있는데, 카운터(200)와 비교기(300)의 클럭 카운트 구간이 제6도와 제7도에 도시되어 있다.Next, the counter 200 and the comparator 300 are designed to count the horizontal synchronization signal input, and the clock count intervals of the counter 200 and the comparator 300 are shown in FIG. 6 and FIG.

제6도는 본 발명의 실시예에 따른 수평 동기 주파수 판별 회로에서 모드 판별 주파수 영역과 차단 주파수 영역을 나타낸 예시도이고,6 is an exemplary diagram illustrating a mode discrimination frequency region and a cutoff frequency region in a horizontal synchronizing frequency discrimination circuit according to an embodiment of the present invention.

제7도는 본 발명의 실시에에 따른 수평 동기 주파수 판별 회로에서 계수된 클럭 범위에 따른 주파수 판별을 나타낸 표이다.7 is a table illustrating frequency discrimination according to a clock range counted in a horizontal synchronizing frequency discrimination circuit according to an exemplary embodiment of the present invention.

제6도와 제7도에 도시된 결과에서 볼 수 있는 것처럼, 카운터를 이용한 수평 동기 신호 판별 회로는 주변 환경의 변화에 따라 안정된 차단 주파수 영역(Cut Off Range)을 유지하고 있다.As can be seen from the results shown in FIGS. 6 and 7, the horizontal synchronization signal discrimination circuit using the counter maintains a stable cut off range in response to changes in the surrounding environment.

이렇게 판별된 모드에 따라서 수평 동기 신호 처리 집적 회로를 제어함으로써 무조정화가 가능해지게 된다.By controlling the horizontal synchronizing signal processing integrated circuit in accordance with the mode thus determined, unregulation becomes possible.

또, 비디오 그래픽 카드의 입력 주파수에 따라 수평 동기 신호 처리 집적회로의 주파수가 동기되어져야 하나, 동기 신호 처리 집적 회로의 위상 동기 루프 로킹 범위(PLL Locking Range)가 31 61범위를 유지하기가 불가능하기 때문에, 이의 해결을 위해서 입력 모드를 판별하여 수평 동기 신호 처리 집적 회로의 발진 주파수를 제어하여 전 모드 영역에서 로킹 시킨다.In addition, the frequency of the horizontal synchronization signal processing integrated circuit must be synchronized according to the input frequency of the video graphics card, but the phase lock loop locking range of the synchronization signal processing integrated circuit is 31. 61 Since the range cannot be maintained, the input mode is determined to control the oscillation frequency of the horizontal synchronizing signal processing integrated circuit for locking in the entire mode region.

따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 수평 동기 모드 판별 회로의 효과는, 입력되는 각 비디오 그래픽 모드를 판별하고, 판별된 모드에 따라서 수평 동기 신호 처리 집적 회로를 제어하도록 함으로써, 각 모드에 따른 자동 조정이 가능하게 하고, 전압과 온도의 변동등에도 안정되게 동작하도록 한 것이다.Therefore, the effect of the horizontal synchronizing mode determination circuit according to the embodiment of the present invention operating as described above is to determine each video graphic mode to be input and to control the horizontal synchronizing signal processing integrated circuit according to the determined mode. It is possible to adjust automatically according to the mode and to operate stably even when the voltage and the temperature fluctuate.

Claims (3)

3.58의 클럭 신호와 수평 동기 신호를 입력으로 받아, 한 클럭의 반주기 크기(약 120nS 정도)의 리세트 신호를 발생시켜 출력하는 리세트 신호 발생기(100)와; 상기 리세트 신호 발생기(100)로부터 출력되는 신호를 입력으로 받아, 신호가 입력된 때부터 수평 동기 신호 한주기 동안에 클럭을 카운트하는 카운터(200)와; 상기 카운터(200)를 통해서 카운트된 클럭 신호를 조합, 비교함으로써, 수평 동기 주파수를 검출하여 수평 동기 신호 처리 집적 회로로 출력하는 비교기(300)를 포함하며, 상기한 리세트 신호 발생기(100)는 전원 전압(VDD)을 입력(D)으로 받고, 수평 동기 신호(hsync_input)를 클럭 입력(CK)으로 받으며, AND 게이트(AD1)의 출력을 리세트 입력(RB)으로 받아, 입력된 신호를 일시 저장하는 디 플립플롭(DFR0)과; 상기 디 플립플롭(DFR0)의 출력(QQ)을 입력(D)으로 받고, 클럭 신호(CLK)를 클럭 입력(CK)으로 받으며, 리세트 신호(RESET)를 리세트 입력(RB)으로 받아, 입력된 신호를 일시 저장하는 디 플립플롭(DFR1)과; 클럭 신호(CLK)를 입력으로 받아, 반전시켜 출력하는 인버터(INV1)와; 상기 디 플립플롭(DFR1)의 반전 출력(QB)을 입력으로 받고, 상기 인버터(INV1)의 출력을 클럽 입력(CK)으로 받아, 새로운 입력이 들어올 때까지 입력된 신호를 저장하는 래치 회로(LAT0)와; 상기 디 플립플롭(DFR1)의 출력(QQ)과 상기 래치 회로(LAT0)의 출력(O)을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 부정 논리곱 수단(ND1)과; 상기 부정 논리곱 수단(ND1)으로부터 출력되는 신호의 반전 및 비반전 신호를 발생시키도록 직렬로 연결된 인버터(INV4, INV5)와; 리세트 신호(RESET)를 입력으로 받아, 반전 신호와 비반전 신호를 발생시키도록 직렬로 연결된 인버터(INV2, INV3)와; 상기 인버터(INV3, INV5)의 출력을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 부정 논리곱 수단(ND2)과; 상기 디 플립플롭(DFR1)의 출력(QQ)을 입력으로 받아, 반전시켜 출력하는 인버터(INV0)와; 상기 인버터(INV0)의 출력과 리세트 신호(RESET)를 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD1)과; 상기 부정 논리곱 수단(ND2)의 출력을 입력으로 받아, 반전시켜 제1리세트 신호(Reset_Pulse1)를 출력하는 인버터(INV6)와; 상기 인버터(INV4)의 출력을 입력으로 받아, 반전시켜 제2리세트 신호(Reset_Pulse2)를 출력하는 인버터(INV7)로 이루어져 있는 것을 특징으로 하는 수평 동기 모드 판별 회로.3.58 A reset signal generator 100 which receives a clock signal and a horizontal synchronizing signal as an input and generates and outputs a reset signal having a half cycle size (about 120 nS) of one clock; A counter (200) for receiving a signal output from the reset signal generator (100) as an input and counting a clock for one period of a horizontal synchronizing signal from the time when the signal is input; And a comparator 300 which detects and outputs a horizontal synchronizing frequency to the horizontal synchronizing signal processing integrated circuit by combining and comparing the clock signals counted through the counter 200. The reset signal generator 100 includes the comparator 300. Receives the power supply voltage V DD as the input D, receives the horizontal synchronization signal hsync_input as the clock input CK, receives the output of the AND gate AD1 as the reset input RB, and receives the input signal. A de-flip flop DFR0 for temporary storage; The output QQ of the flip-flop DFR0 is received as an input D, the clock signal CLK is received as a clock input CK, and the reset signal RESET is received as a reset input RB. A de flip-flop DFR1 for temporarily storing an input signal; An inverter INV1 that receives the clock signal CLK as an input, inverts it, and outputs the inverted signal; A latch circuit LAT0 that receives an inverted output QB of the de-flop flop DFR1 as an input, receives an output of the inverter INV1 as a club input CK, and stores an input signal until a new input is received. )Wow; Negative logical multiplication means (ND1) for receiving an output (QQ) of the de-flip-flop (DFR1) and an output (O) of the latch circuit (LAT0) as an input, and performing an AND logic to output the result; Inverters INV4 and INV5 connected in series so as to generate inverted and non-inverted signals of the signal output from the negative AND product ND1; Inverters INV2 and INV3 connected in series to receive the reset signal RESET as an input and to generate an inverted signal and a non-inverted signal; Negative logical multiplication means (ND2) for receiving the outputs of the inverters INV3 and INV5 as inputs, and performing a negative logical multiplication; An inverter INV0 that receives the output QQ of the de-flop flop DFR1 as an input, and inverts and outputs the output QQ; Logical multiplication means (AD1) for receiving the output of the inverter (INV0) and the reset signal (RESET) as an input, performing a logical multiplication and outputting; An inverter INV6 which receives the output of the negative AND product ND2 as an input, inverts it, and outputs a first reset signal Reset_Pulse1; And an inverter (INV7) which receives the output of the inverter (INV4) as an input, inverts it, and outputs a second reset signal (Reset_Pulse2). 제1항에 있어서, 상기한 카운터(200)는 상기 리세트 신호 발생기(100)의 인버터(INV)의 출력을 첫번째단 플립플롭(TFR0)의 클럭 입력(CK)으로 받고, 두번째단 플립플롭(TFR0)부터는 바로 앞단 플립플롭의 반전 출력(QB)을 클럭 입력(CK)으로 받으며, 제1리세트 신호(Reset_Pulse1)를 각각 리세트 입력(RB)으로 받아, 카운팅을 수행하는 티 플립플롭(TFR0TFR6)과; 상기 티 플립플롭(TFR1TFR6)의 출력(QQ)을 각각 입력(D)으로 받고, 상기 리세트 신호 발생기(100)의 인버터(INV4)의 출력을 각각 클럭 입력(CK)으로 받으며, 리세트 신호(RESET)를 리세트 입력(RB)으로 받아, 카운팅을 수행하여 출력하는 디 플립플롭(DFR2DFR7)으로 이루어져 있는 것을 특징으로 하는 수평 동기 모드 판별 회로.The counter 200 of claim 1, wherein the counter 200 receives the output of the inverter INV of the reset signal generator 100 as the clock input CK of the first flip-flop TFR0, and the second flip-flop ( The T flip-flop TFR0 receives the inverted output QB of the immediately preceding flip-flop from the clock input CK, receives the first reset signal Reset_Pulse1 as the reset input RB, and performs counting. TFR6); T flip-flop (TFR1) The output QQ of the TFR6) is received as the input D, the output of the inverter INV4 of the reset signal generator 100 is received as the clock input CK, respectively, and the reset signal RESET is reset. De-Flop flop (DFR2) which receives as input (RB), counts and outputs DFR7), characterized in that the horizontal synchronization mode discrimination circuit. 제2항에 있어서, 상기한 비교기(300)는 상기 카운터(200)의 디 플립플롭(DFR2, DFR3) 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD2)과; 상기 디 플립플롭(DFR4, DFR5) 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD3)과; 상기 디 플립플롭(DFR3, DFR4)의 출력(QQ)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD4)과; 상기 디 플립플롭(DFR6)의 출력(QQ)과 상기 디 플립플롭(DFR7)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD5)과; 상기 디 플립플롭(DFR5)의 출력(QQ)과 상기 디 플립플롭(DFR6)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD6)과; 상기 디 플립플롭(DFR7)의 반전 출력(QB), 상기 디 플립플롭(DFR6)의 반전 출력(QB)및 상기 디 플립플롭(DFR5)의 출력(QQ)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD7)과; 상기 디 플립플롭(DFR3)의 출력(QQ)과 디 플립플롭(DFR2)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD8)과; 상기 디 플립플롭(DFR3, DFR4)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD9)과; 상기 디 플립플롭(DFR5DFR7)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD10)과; 상기 디 플립플롭(DFR4DFR6)의 출력(QQ)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD11)과; 상기 논리곱 수단(AD2, AD3, AD5)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD15)와; 상기 논리곱 수단(AD4)의 출력과 상기 디 플립플롭(DFR5)의 출력(QQ)을 입력으로 받아, 논리합을 수행하여 출력하는 논리합 수단(OR1)와; 상기 논리곱 수단(AD6)의 출력과 상기 디 플립플롭(DFR6)의 출력(QQ)을 입력으로 받아, 논리합을 수행하여 출력하는 논리합 수단(OR2)와; 상기 논리곱 수단(AD8, AD9)의 출력을 입력으로 받아, 논리합을 수행하여 출력하는 논리합 수단(OR3)와; 상기 논리곱 수단(AD9, AD10)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD12)와; 상기 논리곱 수단(AD8, AD10)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD13)와; 상기 논리곱 수단(AD11)의 출력과 상기 디 플립플롭(DFR3)의 출력(QQ)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD14)와; 상기 논리합 수단(OR1)의 출력과 논리곱 수단(AD5)의 출력을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 부정 논리곱 수단(ND3)와; 상기 논리곱 수단(AD5)의 출력을 입력으로 받아, 반전시켜 출력하는 인버터(INV8)와; 상기 논리합 수단(OR2)의 출력과 상기 디 플립플롭(DFR7)의 반전 출력(QB)을 입력으로 받아, 부정 논리곱을 수행하여 출력하는 부정 논리곱 수단(ND4)와; 상기 논리곱 수단(AD7)의 출력과 논리합 수단(OR3)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD16)와; 상기 논리곱 수단(AD12, AD13)의 출력을 입력으로 받아, 논리합을 수행하여 출력하는 논리합 수단(OR4)과; 상기 논리곱 수단(AD14)의 출력과 상기 디 플립플롭(DFR7)의 반전 출력(QB)을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD17)와; 상기 논리곱 수단(AD15)의 출력과 인버터(INV8)의 출력을 입력으로 받아, 논리합을 수행하여 출력하는 논리합 수단(OR5)와; 상기 부정 논리곱 수단(ND4)의 출력과 논리곱 수단(AD16)의 출력을 입력으로 받아, 논리합을 수행하여 출력하는 논리합수단(OR6)과; 상기 논리합 수단(OR4)의 출력과 상기 디 플립플롭(DFR7)의 반전 출력(QB)을 입력으로 받아, 논리합을 수행하여 출력하는 논리합 수단(OR7)와; 상기 논리곱 수단(AD17)의 출력과 상기 디 플립플롭(DFR7)의 출력(QQ)을 입력으로 받아, 논리합을 수행하여 출력하는 논리합 수단(OR8)와; 상기 논리합 수단(OR5, OR6, OR7, OR8)의 출력을 각각 입력으로 받아, 반전시켜 출력하는 인버터(INV9, INV10, INV11, INV12)와; 상기 부정 논리곱 수단(ND3)의 출력과 인버터(INV9)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD18)과; 상기 논리합 수단(OR5)의 출력과 인버터(INV10)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD19)과; 상기 논리합 수단(OR6)의 출력과 인버터(INV11)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD20)과; 상기 논리합 수단(OR7, OR8)의 출력을 입력으로 받아, 논리곱을 수행하여 출력하는 논리곱 수단(AD21)과; 상기 논리곱 수단(AD18, AD19, AD20, AD21)와 인버터(INV12)의 출력을 각각 입력으로 받고, 상기 제2리세트 신호(Reset_Pulse2)를 클럭(CK) 입력으로 받아, 새로운 입력이 들어올 때까지 입력된 신호를 저장하는 래치회로(LAT1LAT5)와; 상기 래치 회로(LAT1LAT5)의 출력(O)을 각각 하나의 입력으로 받고, 전원 전압(VDD)을 각각 다른 하나의 입력으로 받아, 논리곱을 수행하여 출력(OUTPUT1OUTPUT5)하는 논리곱 수단(AD22AD26)로 이루어져 있는 것을 특징으로 하는 수평 동기 모드 판별 회로.The logic unit of claim 2, wherein the comparator 300 receives the de- flip-flops DFR2 and DFR3 inverted outputs QB of the counter 200 as an input, and performs an AND operation to output an AND. ; Logical multiplication means (AD3) for receiving the de- flip-flops (DFR4, DFR5) inverted output (QB) as an input, performing a logical multiplication and outputting; Logical multiplication means (AD4) for receiving the output (QQ) of the de- flip-flops (DFR3, DFR4) as an input, performing a logical multiplication and outputs; Logical multiplication means (AD5) for receiving the output (QQ) of the de- flip-flop (DFR6) and the inverted output (QB) of the de- flip-flop (DFR7) as an input, performing an AND Logical multiplication means (AD6) for receiving the output (QQ) of the de- flip-flop (DFR5) and the inverted output (QB) of the de- flip-flop (DFR6) as an input, performing an AND The inverted output QB of the de flip-flop DFR7, the inverted output QB of the de flip-flop DFR6, and the output QQ of the de flip-flop DFR5 are received as inputs, and are then output. Logical multiplication means (AD7); Logical multiplication means (AD8) for receiving the output (QQ) of the de- flip-flop (DFR3) and the inverted output (QB) of the de- flip-flop (DFR2) as an input, performing an AND operation and outputs; Logical multiplication means (AD9) for receiving the inverted outputs (QB) of the de-flip flops (DFR3, DFR4) as an input, performing a logical multiplication; The flip-flop (DFR5) Logical multiplication means (AD10) for receiving the inverted output (QB) of the DFR7) as an input, performing an AND; The flip-flop (DFR4) Logical multiplication means (AD11) for receiving the output (QQ) of the DFR6) as an input, performing an AND; Logical multiplication means (AD15) for receiving the output of the logical multiplication means (AD2, AD3, AD5) as an input, performing an AND; A logic OR means (OR1) for receiving the output of the AND product (AD4) and the output (QQ) of the de flip-flop (DFR5) as an input, performing an OR and outputting the result; A logic OR means (OR2) for receiving the output of the AND product (AD6) and the output (QQ) of the de flip-flop (DFR6) as an input, performing an OR and outputting; A logical OR means (OR3) for receiving the outputs of the logical AND means (AD8, AD9) as an input and performing an OR; Logical multiplication means (AD12) for receiving the output of the logical multiplication means (AD9, AD10) as an input, performing a logical multiplication; Logical multiplication means (AD13) for receiving the output of the logical AND means (AD8, AD10) as an input, performing a logical AND; Logical multiplication means (AD14) which receives the output of the AND product (AD11) and the output (QQ) of the de flip-flop (DFR3), performs an AND, and outputs the AND; Negative logical multiplication means (ND3) for receiving the output of the logical OR means (OR1) and the output of the logical multiplication means (AD5) as inputs, and performing a negative logical multiplication; An inverter INV8 that receives an output of the AND product AD5 as an input, inverts the output, and outputs the inverted output; Negative logical multiplication means (ND4) for receiving the output of the OR and OR inverting output (QB) of the de- flip-flop (DFR7) as an input, and performing a negative AND; Logical multiplication means (AD16) for receiving the output of the logical AND means (AD7) and the output of the logical OR means (OR3) as an input, performing a logical AND; A logical sum means (OR4) which receives the output of the AND product (AD12, AD13) as an input, performs an OR and outputs the logical OR; Logical multiplication means (AD17) which receives the output of the AND product (AD14) and the inverted output (QB) of the de flip-flop (DFR7) as an input, performs an AND, and outputs the AND; A logical sum means (OR5) for receiving the output of the AND product (AD15) and the output of the inverter (INV8) as inputs, performing an OR and outputting the result; A logical sum means (OR6) for receiving the output of the negative AND product ND4 and the output of the AND product AD16 as an input, performing an OR and outputting the result; A logic OR means (OR7) for receiving the output of the OR and OR inverted output (QB) of the de flip-flop (DFR7) as an input, and performing an OR to output the OR; A logic OR means (OR8) for receiving the output of the AND product (AD17) and the output (QQ) of the de- flip-flop (DFR7), performing an OR and outputting the result; Inverters (INV9, INV10, INV11, INV12) which receive the outputs of the ORs (OR5, OR6, OR7, OR8) as inputs, and invert the outputs; Logical multiplication means (AD18) for receiving the output of the negative AND multiplication means (ND3) and the output of the inverter INV9 as an input, performing a logical AND; Logical multiplication means (AD19) for receiving the output of the logical sum means (OR5) and the output of the inverter (INV10) as an input, performing a logical multiplication; Logical multiplication means (AD20) for receiving the output of the logical sum means (OR6) and the output of the inverter (INV11) as an input, performing a logical multiplication; Logical multiplication means (AD21) for receiving the output of the logical OR means (OR7, OR8) as an input, performing a logical AND; The outputs of the logical multiplication means AD18, AD19, AD20, AD21 and the inverter INV12 are received as inputs, and the second reset signal Reset_Pulse2 is received as a clock CK input until a new input is received. Latch circuit for storing input signal (LAT1) LAT5); The latch circuit LAT1 Receives the output (O) of LAT5 as one input, receives the power supply voltage (V DD ) as another input, and performs an AND to output the output (OUTPUT1). Logical product means (OUT22) AD26), the horizontal synchronization mode discrimination circuit.
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