KR100210685B1

KR100210685B1 - Apparatus for signal multiplexing/demultiplexing in a pbx

Info

Publication number: KR100210685B1
Application number: KR1019910025059A
Authority: KR
Inventors: 김규태
Original assignee: 구자홍; 엘지전자주식회사
Priority date: 1991-12-30
Filing date: 1991-12-30
Publication date: 1999-07-15
Also published as: KR930015937A

Abstract

본 발명은 디지탈 간이교환시스템의 신호다중화/역다중화 제어장치에 관한 것으로, 특히 다중화선로의 특히 다중화선로의 전송속도가 코덱(CODEC) 또는 디지탈전송기(Digital Transceiver)등의 전송속도에 영향을 받지않고 다중화선로의 전송속도를 향상시키도록 하는 디지탈간이 교환 시스템의 신호다중화/역다중화 제어장치에 관한 것이다.The present invention relates to a signal multiplexing / demultiplexing control apparatus of a digital simplified switching system, and in particular, the transmission speed of a multiplexing line, in particular of a multiplexing line, is not affected by a transmission rate such as a codec or a digital transmitter. The present invention relates to a signal multiplexing / demultiplexing control apparatus for a digital switching system for improving a transmission speed of a multiplexing line.

이와같은 본 발명은, 다중화선로의 전송속도와 코덱이나 디지탈 트랜시버의 전송속도가 다른경우에도 다중화선로 클럭신호에 의해 쉬프트된 데이타를 저장해서 병렬로 내보내는 제1직렬-병렬레지스터와, 그 제1직렬-병렬레지스터에 의해 병렬로 입력된 데이타를 포트클럭에 의해 코덱이나 디지탈 트랜시버로 내보내는 제1병렬-직렬레지스터와, 코덱이나 디지탈 트랜시버를 통해 입력된 데이타를 포트클럭에 의해 저장하여 병렬로 내보내는 제2직렬-병렬레지스터와, 그 제2병렬-직렬레지스터로부터 병렬데이타를 입력받아 다중화선로 클럭에 의해 직렬데이타로 다중화선로에 출력하는 제2병렬-직렬레지스터와로 구성된 디지탈신호의 다중화/역다중화부를 포함시켜 구성되어 있다.As described above, the present invention provides a first serial-parallel register for storing and outputting data shifted by a multiplex line clock signal in parallel even when a transmission rate of a multiplex line and a codec or a digital transceiver are different. A first parallel-serial register that exports data input in parallel by the parallel register to the codec or digital transceiver by the port clock, and a second parallel-stored data that is input through the codec or digital transceiver by the port clock and exported in parallel A digital signal multiplexing / demultiplexing unit comprising a serial-parallel register and a second parallel-serial register which receives parallel data from the second parallel-serial register and outputs it to the multiplexed line as serial data by the multiple-line clock. It is configured.

Description

Signal Multiplexing / Demultiplexing Control Unit of Digital Simple Switching System

제1도는 종래 디지탈 간이교환시스템의 신호다중화/역다중화 제어장치 구성도.1 is a block diagram of a signal multiplexing / demultiplexing control device of a conventional digital simple switching system.

제2도는 본 발명에 의하 디지탈 간이교환시스템의 신호다중화/역다중화 제어장치구성도.2 is a block diagram of a signal multiplexing / demultiplexing control device of a digital simplified switching system according to the present invention.

제3도는 제2도에 의한 디지탈신호의 다중화/역다중화의 구성도.3 is a configuration diagram of multiplexing / demultiplexing of a digital signal according to FIG.

제4도는 (a) 내지 (f)는 본 발명에 의한 타임슬롯 타이밍도.4 is a time slot timing diagram according to the present invention (a) to (f).

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 다중화선로 선택부 200 : 타임슬롯 생성부100: multiplexing line selection unit 200: timeslot generation unit

300 : 코덱 400 : 중앙처리장치300: codec 400: central processing unit

500 : 디지탈신호의 다중화/역다중화부 501, 504 : 직렬-병렬레지스터500: multiplexing / demultiplexing unit of digital signal 501, 504: serial-parallel register

502, 503 : 병렬-직렬레지스터502, 503: parallel-series registers

본 발명은 디지탈 간이교환시스템의 신호다중화/역다중화 제어장치에 관한 것으로, 특히 다중화선로의 전송속도가 코덱(CODEC) 또는 디지탈전송기(Digital Transceiver)등의 전송속도에 영향을 받지않고 다중화선로의 전송속도를 향상시키도록 하는 디지탈간이 교환시스템의 신호다중화/역다중화 제어장치에 관한 것이다.The present invention relates to a signal multiplexing / demultiplexing control apparatus of a digital simplified switching system. In particular, the transmission rate of a multiplexing line is transmitted without being affected by the transmission rate of a codec or a digital transmitter. The present invention relates to a signal multiplexing / demultiplexing control device for a digital simplified exchange system to improve speed.

종래의 디지탈 간이교환시스템의 신호다중화/역다중화 제어장치는 제1도에 도시된 바와같이 다수의 송신선로(TX1-TX5) 및 수신성로(RX1-RX5)를 선택하여 디지탈신호를 송수신하는 다중화선로 선택부(10)와, 다중화신호를 역다중화신호로 변환시키기위한 타임슬롯을 발생시키는 타임슬롯 생성부(20)와, 그 타임슬롯 생성부(20)의 타임슬롯에 동기되어 상기 다중화선로 선택부(10)와 디지탈신호로 송수신(TX,RX)하면서 아날로그신호로 입/출력하는 코덱(CODEC)(30)과, 상기 다중화선로 선택부(10)의 다중화선로 선택제어 및 상기 타임슬롯 생성부(20)의 타임슬롯 생성제어를 하면서 시스템제어를 하는 중앙처리장치(CPU)(40)와로 구성되어 있었다.The signal multiplexing / demultiplexing control apparatus of a conventional digital simplified switching system selects a plurality of transmission lines TX1-TX5 and receiving paths RX1-RX5 and transmits and receives digital signals as shown in FIG. The line selector 10, a time slot generator 20 for generating a time slot for converting the multiplexed signal into a demultiplexed signal, and the time slot of the time slot generator 20 selects the multiplexed line in synchronization. Codec (30) for input / output as an analog signal while transmitting and receiving (TX, RX) and digital signals with the unit 10, multiplex line selection control of the multiplex line selection unit 10 and the time slot generator And a central processing unit (CPU) 40 which performs system control while performing the time slot generation control of (20).

이와 같이 구성된 종래 디지탈 간이교환시스템의 신호다중화/역다중화 제어장치의 동작을 설명하면 다음과 같다.The operation of the signal multiplexing / demultiplexing control apparatus of the conventional digital simplified switching system configured as described above is as follows.

첫째, 아날로그 신호를 입력받아 디지탈신호로 변환시켜 다중화 선로에 송신시키는 다중화하는 경우에는, 중앙처리장치(40)의 제어를 받아 상기 타임슬롯 생성부(20)에서 타임슬롯을 발생시키고, 그 타임슬롯이 액티브되는 동안에 코덱(30)이 인에이블 되며, 이에따라 코덱(30)에서는 보내고자하는 아날로그신호를 입력받아 디지탈신호로 변환시킨 후 다중화선로의 전송속도와 같은 전송속도로 다중화선로 선택부(10)에 송신하게 되고, 그 다중화 선로 선택부(10)는, 코덱(30)으로부터 입력받은 송신디지탈 신호를 다수의 다중화선로중 하나의 송신선로를 선택하여 송신하게 된다.First, in the case of multiplexing by receiving an analog signal and converting it into a digital signal and transmitting it to a multiplexing line, the time slot generator 20 generates a time slot under the control of the central processing unit 40, and the time slot. The codec 30 is enabled while the codec 30 is active. Accordingly, the codec 30 receives an analog signal to be sent and converts it into a digital signal, and then multiplexing line selection unit 10 at the same transmission rate as that of the multiplexing line. The multiplexing line selection unit 10 selects and transmits a transmission digital signal received from the codec 30 from one of the multiplexing lines.

둘째, 다중화선로로부터 디지탈신호를 수신하여 역다중호를 시킨 후 아날로그신호로 변화시켜 출력하는 역다중화의 경우에는, 다중화선로선택부(10)에서 다수의 수신선로(RX1-RX5)중 하나의 수신선로를 선택하여 디지탈신호를 수신하고, 그 수신된 디지탈신호를 코덱(30)에 디지탈신호로 출력시키면, 그 코덱(30)에서는 디지탈신호를 아날로그 신호로 변화시켜 출력시키게 된다.Second, in the case of demultiplexing, which receives a digital signal from a multiplexing line, demultiplexes the signal, and then converts it into an analog signal and outputs the analog signal, the number of one of the plurality of receiving lines RX1-RX5 in the multiplexing line selection unit 10 is output. When a fresh line is selected and a digital signal is received and the received digital signal is output to the codec 30 as a digital signal, the codec 30 converts the digital signal into an analog signal and outputs the digital signal.

그러나, 이와 같은 종래 디지탈 간이교환시스템에 있어서는, 다중화선로(10)의 전송속도가 코덱(30)의 최고 전송속도에 의해 제한되기 때문에 다중화선로(10)의 효율이 떨어지는 문제점이 있었다.However, in such a conventional digital simple switching system, the transmission speed of the multiplexed line 10 is limited by the maximum transmission speed of the codec 30, so there is a problem that the efficiency of the multiplexed line 10 is lowered.

본 발명의 목적은, 이와 같은 종래의 문제점을 감안하여 코덱이나 디지탈 트랜시버의 전송속도에 영향을 받지않고 다중화선로의 전송속도를 높이도록 하는 디지탈 간이교환시스템의 신호다중화/역다중화 제어장치를 제공하기 위한 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a signal multiplexing / demultiplexing control apparatus of a digital simplified switching system that increases the transmission speed of a multiplex line without being affected by the transmission speed of a codec or a digital transceiver in view of such a conventional problem. It is for.

이와 같은 본 발명의 목적은, 다중화선로의 전송속도와 코덱이나 디지탈 트랜시버의 전송속도가 다른경우에도 다중화선로클럭신호에 의해 쉬프트된 데이타를 저장해서 병렬로 내보내는 제1직렬-병렬레지스터와, 그 제1직렬-병렬레지스터에 의해 병렬로 입력된 데이타를 포트클럭에 의해 코덱이나 디지탈 트랜시버로 내보내는 제1병렬-직렬레지스터와, 코덱이나 디지탈 트랜시버를 통해 입력된 데이타를 포트클럭에 의해 저장하여 병렬로 내보내는 제2직렬-병렬레지스터와, 그 제2병렬-직렬레지스터로부터 병렬데이타를 입력받아 다중화선로 클럭에 의해 직렬데이타로 다중화선로에 출력하는 제2병렬-직렬레지스터와 구성된 디지탈신호의 다중화/역다중화부를 포함시켜 구성함으로써, 달성되는 것으로 이를 첨부된 도면을 참조해 상세히 설명하면 다음과 같다.The object of the present invention is to provide a first serial-parallel register for storing and outputting data shifted by a multiplex line clock signal in parallel even when the transmission rate of a multiplex line and a codec or a digital transceiver are different. 1 parallel-parser register which exports data input in parallel by serial-parallel register to codec or digital transceiver by port clock, and data which is input through codec or digital transceiver by port clock to export in parallel The multiplexing / demultiplexing unit of the digital signal configured with the second parallel-parallel register and the second parallel-parallel register configured to receive parallel data from the second parallel-serial register and output the serial data to the multiplex line by the multiplex line clock. It is achieved by including the configuration, it will be described in detail with reference to the accompanying drawings. And the like.

본 발명에 의한 디지탈 간이교환시스템의 신호다중화/역다중화 제어장치는 제2도에 도시된 바와같이 다수의 송신선로(TX1-TX5) 및 수신성로(RX1-RX5)를 선택하여 디지탈신호를 송수신하는 다중화선로 선택부(100)와, 다중화신호를 역다중화 신호로 변환시키기 위한 타임슬롯신호 및 프레임클럭을 발생시킴과 아울러 다중화 선로 클럭신호를 출력시키는 타임슬롯 생성부(200)와, 다중화선로 클럭신호 및 디지탈 트랜시버(300)의 포트클럭신호에 각기 동기되어 상기 다중화 선로선택부(100) 및 디지탈 트랜시버(300)로부터 직렬데이타를 입력받아 병렬로 쉬프트 시키고, 병렬데이타로 저장한 후, 각기 다중화선로 클럭신호 및 디지탈 트랜시버(300)의 포트클럭신호에 각기 동기되어 상기 다중화선로 선택부(100) 및 디지탈 트랜시버(300)에 직렬데이타로 송신하여 디지탈신호의 다중화/역다중화를 시키는 다중화/역다중화(500)와, 상기 다중화선로 선택부(100)의 다중화선로 선택제어 및 상기 타임슬롯 생성부(200)의 타임슬롯 생성제어를 하면서 시스템제어를 하는 중앙처리장치(CPU)(400)와로 구성되어 있다.The signal multiplexing / demultiplexing control apparatus of the digital simplified switching system according to the present invention transmits and receives a digital signal by selecting a plurality of transmission lines TX1-TX5 and RX1-RX5 as shown in FIG. A multiplexing line selector 100 for generating a time slot signal and a frame clock for converting the multiplexed signal into a demultiplexed signal, and outputting a multiplexed line clock signal and a multiplexed line clock After receiving serial data from the multiplexing line selection unit 100 and the digital transceiver 300 in synchronization with the signal and the port clock signal of the digital transceiver 300, respectively, shifting them in parallel, storing them as parallel data, and then multiplexing the respective lines. In synchronization with the clock signal and the port clock signal of the digital transceiver 300, the digital signal is transmitted to the multiplexing line selector 100 and the digital transceiver 300 as serial data. Multiplexing / demultiplexing 500 for multiplexing / demultiplexing a signal, and performing multiplexing line selection control of the multiplexing line selecting unit 100 and time slot generating control of the time slot generating unit 200 to perform system control. And a central processing unit (CPU) 400.

여기서, 상기 디지탈트랜시버(300)는, 상기 다중화/역다중화부(500)와 디지탈데이타로 송수신(TX,RX)하면서 아날로그신호로 입/출력하는 코덱(CODEC)을 사용할 수 있다.Here, the digital transceiver 300 may use a codec for input / output as an analog signal while transmitting and receiving (TX, RX) with the multiplexing / demultiplexing unit 500 through digital data.

한편, 상기 다중화/역다중화부(500)는, 제3도에 도시된 바와 같이 다중화선로 클럭신호에 의해 상기 다중화선로 선택부(100)로부터 디지탈신호를 직렬로 수신하여 병렬데이타로 쉬프트 시키는 제1직렬-병렬레지스터(501)와, 그 제1직력-병렬레지스터(501)에 병렬로 쉬프트된 데이타를 병렬데이타로 저장시킨 후, 포트클럭신호에 의해 상기 디지탈 트랜시버(300)로 내보내는 제1병렬-직렬레지스터(502)와, 상기 디지탈트랜시버(300)를 통해 입력된 직렬데이타를 포트클럭신호에 의해 병렬데이타로 쉬프트시키는 제2직렬-병렬레지스터(504)와, 그 제2병렬-직렬레지스터(504)에 병렬로 쉬프트된 데이타를 병렬데이타로 저장시킨 후, 다중화선로 클럭에 의해 직렬데이타로 다중화선로 선택부(100)에 출력하는 제2병렬-직렬레지스터(503)와로 구성되어 있다.Meanwhile, as illustrated in FIG. 3, the multiplexer / demultiplexer 500 receives a digital signal from the multiplex line selector 100 in series by a multiplex line clock signal and shifts the digital signal to parallel data. The first parallel parallel-stores the serial-parallel register 501 and the data shifted in parallel in the first series-parallel register 501 as parallel data, and then outputs them to the digital transceiver 300 by a port clock signal. A serial register 502, a second serial-parallel register 504 for shifting serial data input through the digital transceiver 300 into parallel data by a port clock signal, and a second parallel-series register 504 And the second parallel-serial register 503 which stores the data shifted in parallel as parallel data and outputs the parallel data to the multiplex line selection unit 100 as serial data by the multiplex line clock.

이와 같이 구성된 본 발명에 의한 디지탈 간이교환시스템의 신호다중화/역다중화 제어장치의 동작 및 효과를 설명하면 다음과 같다.The operation and effects of the signal multiplexing / demultiplexing control apparatus of the digital simplified exchange system according to the present invention configured as described above are as follows.

먼저, 다중화선로의 전송속도가 4096KB이고 다중화 하고자하는 신호의 전송속도가 64KB일 때, 제4도(b)에 도시된 바와 같이 프레임 클럭신호의 주기는 125μS이며, 한 프레임의 타임슬롯수는 64개가 된다. 그리고 다중화 선로의 동작속도가 4096KB이고 다중화 하고자 하는 신호의 전송속도가 128KB이면, 프레임 클럭의 주기는 62.5μs이며, 한 프레임의 타임슬롯 수는 32개가 된다.First, when the transmission rate of the multiplexing line is 4096 KB and the transmission rate of the signal to be multiplexed is 64 KB, as shown in FIG. 4B, the period of the frame clock signal is 125 µS, and the number of timeslots of one frame is 64. It becomes a dog. If the operation speed of the multiplexing line is 4096KB and the transmission rate of the signal to be multiplexed is 128KB, the period of the frame clock is 62.5 µs and the number of timeslots of one frame is 32.

이와 같은 본 발명에서 신호를 다중화하는 경우에는, 디지탈트랜시버(300)이 출력을 다중화 선로에 실고자 할 때, 먼저 한프레임 동안에 포트클럭신호에 의해 8비트의 데이타가 제2직렬-병렬레지스터(504)에 수신되고, 그 수신된 데이타는 제4도(b)에 도시된 바와 같은 프레임 클럭의 라이징에지에서 제2병렬-직렬레지스터(503)에 래치된다. 이때 그 제2병렬-직렬레지스터(503)에는 타임슬롯생성부(200)에서 발생된 그 다음 프레임의 지정된 타임슬롯 동안 다중화 신호에 따라 데이타를 내보내고, 그 데이타는 다중화선로 선택부(400)에서 정해진 다중화 선로에 실리게 된다.In the case of multiplexing the signal according to the present invention, when the digital transceiver 300 tries to output the output on the multiplexing line, the 8-bit data is first transmitted to the second serial-parallel register 504 by the port clock signal for one frame. ), And the received data is latched to the second parallel-serial register 503 at the rising edge of the frame clock as shown in FIG. At this time, the second parallel-serial register 503 exports data according to the multiplexed signal during the designated timeslot of the next frame generated by the timeslot generator 200, and the data is determined by the multiplex line selector 400. It will be on the multiplexed track.

또한, 신호를 역다중화 하는 경우에는, 다중화선로 선택부(100)에서 정해진 다중화 선로의 다중화 신호는, 제4도에 도시된 바와 같이 한프레임 동안에 타임슬롯 생성부(200)에서 만들어지는 타임슬롯중 지정된 타임슬롯 동안에 제1직렬-병렬레지스터(501)에 쉬프트되는데, 이때 그 제1직렬-병렬레지스터(501)는 다중화 클럭신호에 동기되어 8비트 데이타가 수신되어 이후, 그 다음 프레임의 라이징 에지에서 제2병렬-직렬 레지스터(503)에 저장되고, 그 제2병렬-직렬레지스터(501)에 저장된 데이타가 그 다음프레임의 포트클럭신호에 맞추어 디지탈트랜시버(300)에 출력된다.In the case of demultiplexing the signal, the multiplexed signal of the multiplexed line determined by the multiplexed line selector 100 is one of the time slots generated by the timeslot generator 200 during one frame as shown in FIG. The first serial-parallel register 501 is shifted during a designated timeslot, where the first serial-parallel register 501 is received with 8-bit data in synchronization with the multiplexed clock signal and then at the rising edge of the next frame. The data stored in the second parallel-serial register 503 and the second parallel-serial register 501 are output to the digital transceiver 300 in accordance with the port clock signal of the next frame.

이상에서 설명한 바와 같이 본 발명은, 디지탈신호를 다중화 및 역다중화를 시킴에 있어서, 디지탈 트랜시버나 코덱의 전송속도가 다중화 선로의 전송속도가 다른 경우에도 정용이 가능한 효과가 있고, 이로 인하여 다중화선로의 전송속도가 코덱이나 디지탈트랜시버의 전송속도에 의해 제한을 받지 않으므로, 다중화 선로의 전송속도를 높일 수 있는 효과가 있으며, 다중화선로의 전송속도를 증가시키게 되면, 디지탈 간이교환 시스템에서 다중화선로의 개수를 줄일 수 있게 되어서 통신시의 전자파장애(EMI)도 줄일 수 있게 되는 효과도 있다.As described above, in the present invention, in multiplexing and demultiplexing a digital signal, even when the transmission rates of the digital transceiver or the codec are different in transmission rates of the multiplexed lines, the present invention can be applied to the multiplexed lines. Since the transmission speed is not limited by the transmission speed of the codec or the digital transceiver, it is effective to increase the transmission speed of the multiplexed lines. If the transmission speed of the multiplexed lines is increased, the number of multiplexed lines in the digital simplified switching system is increased. It is also possible to reduce the electromagnetic interference (EMI) in communication can also be reduced.

Claims

Multiplexing line selection unit 100 for transmitting and receiving digital signals by selecting a plurality of transmission lines TX1-TX5 and receiving paths RX1-RX5, and timeslot signals and frames for converting multiplexed signals into demultiplexed signals. A time slot generator 200 for generating a clock and outputting a multiplexed line clock signal, and the multiplexed line selector 100 and the digital in synchronization with the multiplexed line clock signal and the port clock signal of the digital transceiver 300, respectively. After receiving serial data from the transceiver 300 and shifting them in parallel and storing the parallel data, the multiplex line selection unit 100 and the multiplex line clock signal and the port clock signal of the digital transceiver 300 are respectively synchronized with each other. A multiplexing / demultiplexing unit 500 which transmits to the digital transceiver 300 as serial data to perform multiplexing / demultiplexing of a digital signal, and the multiplexing line Signal of the digital simplified exchange system, characterized in that consisting of the central processing unit (CPU) 400 to control the system while performing the multiplexing line selection control of the unit 100 and the time slot generation control of the time slot generator 200. Multiplexing / Demultiplexing Control.

The multiplexer / demultiplexer 500 of claim 1, wherein the multiplexer / demultiplexer 500 receives a digital signal from the multiplexer line selector 100 in series by a multiplexer line clock signal and shifts the digital signal into parallel data. 501 and a first parallel-series register 502 storing the shifted data in parallel in the first series-parallel register 501 as parallel data, and then exporting the data to the digital transceiver 300 by a port clock signal. And a second serial-parallel register 504 for shifting serial data input through the digital transceiver 300 to parallel data by a port clock signal, and a parallel shift to the second parallel-parallel register 504. And a second parallel-serial register 503 for storing the data as parallel data and outputting the serial data to the multiplexing line selection unit 100 as serial data by the multiplexing line clock. System signal multiplexing / demultiplexing control system.