KR100205153B1 - 정보 패턴 판독 장치 및 그에 사용되는 신호 처리 회로 - Google Patents

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프레데릭 얀 스미트
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Abstract

기록 캐리어(2)상의 정보 트랙은 판독 헤드에 의해 판독되며, 이 판독 헤드는 트랙상의 정보 패턴에 대응하는 검출 신호(IA,IB,IC,ID)를 발생하는 검출기를 포함한다. 각각의 검출 신호는 A/D 컨버터(16a,16b,16c,16d)에 의해 각각의 일련의 n 비트 디지털 신호값(ua,ub,uc,ud)으로 변환된다. 이러한 신호값들로부터, 판독될 정보를 나타내는 데이터 신호(SD)가 유도된다. 신호값들은 또한 각각의 캐스캐이드 배열의 양자화 회로(21a,21b,21c,21d) 및 데시메이팅 필터(22a,22b,22c,22d)에 공급된다. 이들 회로들은 신호값들을, 판독 헤드에 의해 발생된 검출 신호내의 정보의 저주파수 부분만을 나타내고 판독 헤드에 의한 트래킹에 관련된 제어 정보를 포함하는, 각각의 일련의 신호값(va,vb,vc,vd)로 변환한다. 이들 일련의 신호값들은 마이크로프로세서에 공급되는데, 이 마이크로프로세서는 판독 헤드를 제어하는 제어 신호를 상기 신호값들로부터 유도하여 정확한 트래킹을 유지한다.

Description

정보 패턴 판독 장치 및 그에 사용되는 신호 처리 회로
제1도는 본 발명 판독 장치의 실시예를 나타낸 도면.
제2도,제4도, 제5도 및 제11도는 상기 판독 장치에서 출현하는 다수의 신호에 대한 주파수 스펙트럼을 나타낸 도면.
제3도는 상기 판독 장치에 사용되는 A/D 컨버터를 나타낸 도면.
제6도는 상기 판독 장치에서 사용되는 양자화 회로의 일반적인 블럭도.
제7도는 상기 양자화 회로의 실제적인 예를 나타낸 도면.
제8도는 상기 판독 장치에서 사용하기 위한 데시메이팅 필터의 일반적인 블록도.
제9도는 상기 데시메이팅 필터의 일부분을 형성하는 저역 통과 필터의 임펄스 응답을 나타낸 도면.
제10도 및 제12도는 데시메이팅 필터의 실시예를 나타낸 도면.
제13도는 상기 판독 장치에 사용하기 위한 D/A 컨버터의 실시예를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 판독장치 2 : 기록 캐리어
3 : 턴테이블 4 : 모터
6 : 광학 판독 헤드 9 : 고체 레이저
11 : 기록층 14a 내지 14d : 방사선 감지 검출기
15 : 신호 처리 회로
본 발명은 기록 캐리어로부터 정보 패턴을 판독하는 장치에 관한 것이며, 이 장치는 정보 패턴을 주사하기 위한 판독 헤드를 구비하고, 이 판독 헤드는 주사된 정보 패턴에 따라 검출 신호를 발생하는 검출기를 구비하고 있다. 또한, 상기 판독 장치는 검출 신호를 처리하기 위한 신호 처리 회로를 구비하며, 이 신호 처리 회로는 검출 신호를 특정의 반복 주파수의 일련의 n 비트 신호값(단, n은 1 보다 큰 정수)으로 변환시키는 적어도 1개의 A/D 컨버터를 구비하고 있다.
본 발명은 또한 이러한 기록 캐리어부터 정보 패턴을 판독하는 장치에 사용되는 신호 처리 회로에 관한 것이다.
이러한 장치와 신호 처리 회로는 유럽 특허 출원 제0,138,273호에 공개되어 있다. 상기 출원의 장치는 피트 구조 형태로된 광학적으로 검출가능한 정보 패턴을 검출하기 위한 광학 판독 장치이다. 주사된 정보 패턴을 나타내는 데이터 신호는 A/D 컨버터에 의해 얻어진 일련의 신호 샘플로부터 유도된다. 또한, 상기 일련의 신호값은 예컨대 트랙킹 에러 신호 및 집속 에러 신호등의 주사 처리를 제어하는 제어 신호를 추출하기 위해 사용된다. 상기 제어 신호를 발생하기 위하여, A/D 컨버터에 의해 공급된 일련의 신호값으로부터 저주파 정보가 추출된다.
이러한 공지된 장치의 단점은 하드웨어의 수가 너무 많이 소요된다는 것이다. 이것은 특히, 제어 신호를 유도하기 위한 회로와 데이터 신호를 유도하기 위한 회로를 모두 구비한 신호 처리 회로를 집적 회로에 조립할 필요가 있는 경우에 단점이 있다. 그 이유는, 이들 회로에 대해 주어진 반도체 장치의 면적은 제한되어 있기 때문이다.
본 발명의 목적은 하드웨어 수를 적게 필요로 하는 장치 및 신호 처리 회로를 제공하는 것이다. 발명에 따라 서두에서 언급된 장치는, 신호 처리 회로가 일련의 n 비트 신호값을 일련의 m 비트 신호값으로 변환하는 최소한 한개의 양자화회로를 구비하여 (m은 n 보다 작음), 양자화 회로는 양자화-노이즈 스펙트럼의 고주파 부분의 양자화 동안 발생된 양자화-노이즈의 특정 성분을 압축하는 양자화-노이즈 재분포 필터를 구비하며, 또한 상기 신호 처리 회로는 일련의 m 비트 신호값을 일련의 p 비트 신호값으로 변환하는 최소한 한개의 데시메이팅(decimating) 필터를 구비하며(p는 n 보다 큰 정수), p 비트 신호값의 반복 주파수는 m 비트 신호 값의 반복 주파수보다 작은 것을 특징으로 한다.
양자화 회로와 데시메이팅(decimating) 필터를 결합하여서, 일련의 p 비트 신호값이 검출 신호의 저주파수 성분을 표시할 수 있다. 양자화 회로를 사용함으로서, 데시메이팅 회로에 공급된 신호값의 비트의 수를 작게 하여, 데시메이팅 필터가 최소한의 하드웨어 구성으로 실현될 수 있다. 양자화 회로에서 양자화-노이즈의 재분포 필터는, 양자화-노이즈가 제어 시스템에 관계된 저주파수대역 이외에 위치된 주파수 스펙트럼 부분에서 주로 특정 성분을 포함하도록 하는 것을 보장한다. 이것은 양자화에도 불구하고, 데시메이팅 필터에 의해 제공되는 일련의 신호 값에서 매우 안정된 S/N 비가 구하여짐을 의미한다.
판독 장치의 실시예는 A/D 컨버터가 시그마-델타 변조기를 구비하는 것을 특징으로 한다. 이 실시예는 A/D 컨버터가 최소한의 하드웨어로 구성할 수 있다. 또한, 시그마-델타 변조기를 구비한 A/D 컨버터에서 발생한 위상 시프트는, 동일한 S/N 비에 대해서 다른 형태의 A/D 컨버터의 경우보다도 작다. 이러한 사실은A/D 컨버터를 통해서 구하여지는 신호에 응답하여 주사 처리를 제어할 때에 특히 장점이 되는데, 그 이유는 안정성을 이유로 하여 최소한의 위상 시프트만을 필요로 하기 때문이다.
판독 장치의 또다른 실시예는 m이 1인 것을 특징으로 한다. 이 실시예에서는, 예컨대, 데시메이팅 필터는 "집적 및 덤프(intergrate and dump)"형 등의 필터를 사용할 수 있는 장점이 있다.
또다른 실시예의 판독 장치는, 양자화 회로가 일련의 n 비트 신호값에 대한 반복 주파수보다 작은 샘플 반복 주파수로 된 일련의 m 비트 신호값을 발생하는데 적합한 것에 특징이 있다. m 비트 신호값의 반복 주파수는 검출 신호의 대역폭의 2배 내지 1배 사이에 위치된다. m 비트 신호값의 반복 주파수를 저 대역으로 하는 회로의 구성을 간소화하는데 유용하다. 반복 주파수를 감소시킴으로서, 상기 신호열은 나이퀘스트 샘플링 표준을 더 이상 부합하지 못한다. 그러나, 주로 스펙트럼의 저주파수 부분을 이용하여 제어 신호를 유도하기 때문에, 이것은 다른 악영향은 없다. 그 이유는, 이와 같이 도입된 스퓨리어스 성분이 스펙트럼의 저주파수 부분에 위치하지 않기 때문이다.
시그마-델타 변조기를 A/D 컨버터로서 사용하는 것은, 광학 판독 시스템에서 특히 유용한데, 이러한 시스템에서는 광학 시스템의 해상도 한계성 때문에, 상기 시스템의 MTF 특성에 의해 규정된 주파수이상의 주파수의 신호 성분이 전혀 나타나지 않기 때문이다. 이것은 시그마-델타 변조기에 의한 통상의 경우에, 높은 반복 주파수에서, 검출기와 시그마-델타 검출기사이에 안티에일리어싱(antialiasing) 필터를 더 이상 설치할 필요가 없음을 의미한다.
만약, 정보 패턴이 CD 표준에 따라 EFM 변조 신호를 나타내는 경우에, A/D 컨버터의 반복 주파수로서, 상기 CD 표준에 의해 규정되는 것에 의해, 샘플 반복주파수(44,1KHz)의 배수를 선택하는데 유리하다. 이것은 두 주파수를 공통의 주파수 소스로부터 간단히 유도할 수 있는 장점이 있다. 본 발명에 관한 설명은 첨부 도면을 참조한 실시예를 통해서 자세히 한다.
제1도는 본 발명에 따른 판독 장치(1)의 실시예를 도시하고 있다. 도면 번호(2)는 기록층(11)이 있는 디스크형 기록 캐리어를 나타낸다. 기록층(11)은 예컨대, 광학적으로 검출가능한 마크의 트랙의 형상의 광학적으로 판독가능한 정보패턴을 나타낸다. 기록 캐리어(2)는 디지털화된 오디오 신호가 예컨대 피트(pit) 패턴으로 그 표면상에 기록된 컴팩트 디스크를 구비할 수도 있다. 기록 캐리어(2)는 턴테이블(3)과 모터(4)에 의해 축(5)의 주위를 회전한다. 일반적인 형태의 광판독 헤드(6)는 방사선 빔(7)에 의해서 기록층(11)상의 정보 패턴을 주사하기 위해, 회전 기록 캐리어(2)에 대향하여 배치된다. 이러한 목적을 위해서, 판독 헤드(6)는 고체 레이저(9)등의 방사선 소스를 구비하여 방사선 빔(7)을 발생한다. 방사선 빔(7)은 집속 대물 렌즈(10)에 의해서 기록층(11)으로 향한다. 기록층(11)에 의해 반사된 방사선 빔은 정보 패턴에 따라 변조된다. 따라서, 이 변조된 방사선 빔은 반투명 미러(12)와 빔 스플리터(13), 예를 들어, 루프 프리즘에 의해서 4개의 방사선 감지 검출기(14a,14b,14c,14d) 어레이로 향하게 되며, 이것에 의해 방사선 빔을 2개의 서브 빔(7a,7b)으로 분할한다. 그후, 검출기(14a,14b,14c,14d)는 신호 전류(IA,IB, IC,ID)를 발생하며, 이 신호 전류는 관련 검출기에 의해서 수신된 방사선량에 실질적으로 비례한다. 상기 신호 전류(IA,IB,IC,ID)는 신호 처리 회로(15)에 공급되어, 이들 전류로부터, 판독될 정보를 나타내는 데이터신호(SD) 및 주사 처리 제어용의 다수의 신호가 유도된다. 여기서, 상기 다수의 제어 신호로는 트랙상에 방사선 빔(7)을 유지하기 위한 빔 편향 엑츄에이터용의 제어 신호(SF) 및 기록층(11)상에 빔(7)의 집속을 유지하기 위한 집속 엑츄에이터용의 제어 신호(SF)가 있다. 제어 신호(SR,SF)는 신호 전류의 저역 신호 성분으로부터 유도되며, 데이터 신호(SD)는 스펙트럼의 나머지 부분으로부터 유도된다.
제2도는 신호 전류(IA 내지 ID)의 주파수 스펙트럼을 도시하고 있다. 광학 시스템의 MTF 특성에 의해 규정된 주파수 fo이상에서는, 스펙트럼은 어떠한 주파수 성분도 포함하지 않고 있다. 컴팩트 디스크에 따라 사용되는 시스템에서, 주파수 fo는 1.6MHz이다.
제1도에 도시한 바와 같이, 신호 전류(IA 내지 ID)는 각각의 A/D 컨버터 (16a 내지 16b)에 공급되어, 반복 주파수 f를 갖는 일련의 n 비트 신호값 ua, ub, uc, ud으로 변환된다. 이와 같이 얻어진 신호값 ua, ub, uc 및 ud은 데이터 버스(17a,17b,17c,17d)를 통해서 가산회로(18)에 공급된다. 가산 회로(18)의 출력은 통상의 등화 회로(19)를 통해 데이터 신호 재생 회로(20)에 공급된다. 이 데이터 신호 재생 회로에 의해, 그 공급된 신호값으로부터 데이터 신호(SD)를 유도한다. 데이터 신호 재생 회로(20)는 본 발명의 요지에 속하지는 않기 때문에 상세히 설명하지는 않는다. 이것에 관한 상세한 설명은 네델란드 특허출원 제8,801,254호에 기재되어 있다.
이미 언급된 바와 같이, 제어 신호(SR,SF)는 검출 신호(IA내지 ID)의 저주파 성분으로부터 유도될 수 있다. 그러나, 상기 저주파 성분에 부가하여, A/D 컨버터(16)에 의해 공급된 일련의 신호값(ua,ub,uc,ud)은 제어 신호(SR,SF)를 유도하는데 소요되지 않는 정보를 포함하는 고주파 성분으로 구성된다.
양자화 회로(21a,21b,21c, 및 21d)와 데시메이팅 필터(22a,22b,22c,22d)에 의해서, A/D 컨버터들의 출력상의 일련의 n 비트 신호값(ua,ub,uc 및 ud)은, 신호 전류(IA내지 ID)의 저주파 정보를 단순히 나타내는 낮은 샘플 반복 주파수 f1/N를 갖는 일련의 p비트 신호값(va,vb,vc, 및 vd)으로 변환된다. 구해진 낮은 반복 주파수의 신호값은 계산 회로(23)에 공급되며 처리된후, 통상의 반복 주파수 f1을 갖는 신호(SR',SF')을 얻는다. 신호(SR',SF')는 D/A 컨버터(24b,24a)에 의해서 아날로그 신호(SR'SF)로 변환된다.
신호 처리 회로(15)는 데이터 신호(SD)를 처리하는 다른 디지털 회로와 함께 단일의 집적 회로로 구성할 수도 있다. 그러나, 이러한 경우, 신호 처리 회로(15)는 차지하는 반도체 장치의 면적을 최소화할 필요가 있다.
이를 위해, A/D 컨버터(16), 노이즈 재분포 회로(21), 데시메이팅 필터(22) 및 D/A 컨버터(24)는 최소한의 하드웨어로 달성될 필요가 있다. 최소한의 하드웨어로 달성되어 얻어진 A/D 컨버터(16), 노이즈 재분포 회로(21), 데시메이팅 필터(22) 및 D/A 컨버터(24)에 관하여 이하에서 설명된다.
제3도는 시그마-델타 변조기로서 구성된 A/D 컨버터(16)중의 일예를 도시한 것이다. 입력 신호, 예컨대 신호열 IA,IB,IC,ID중의 하나를 I로 칭한다. 이 신호 I는 통상적으로 연산 증폭기(31)와 캐패시터(32)로 구성된 적분기둥의 저역 통과 특성을 갖는 필터(30)에 공급된다. 필터(30)의 출력은 복수개의 비교기(33a...33p)의 각각의 비반전 입력에 공급된다. 동일한 저항값을 갖는 일련의 저항(36a...36q)은 기준 전위 Vref의 단자(33)와 제로 전위에서의 단자(35)사이에 접속된다. 저항들(36a...36q)간의 노드는 비교기(33a...33p)의 반전 입력에 접속된다. 16개의 비교기(33a...33p)의 출력신호는 16개의 다른 신호 레벨을 표시한다. 비교기(33)의 출력들은 병렬 출력 레지스터(36)에 접속된다. 레지스터(36)의 출력들은 16대 4의 인코딩 회로(37)에 접속되며, 인코딩 회로(37)는 레지스터 (16)의 출력에 의해 나타낸 신호값을 4 비트 코드로 변환한다. 레지스터(36)의 출력은 전류원(38a...38p)의 제어 입력에 각각 접속된다. 전류원(38a...38p)은 주어진 신호의 제어 신호에 응답해서 소정값의 전류를 발생하는 형태이다. 전류원(38a...38p)에 의해 공급된 전류는 저역 통과 필터(30)의 입력상에서 신호 전류 I에 부가된다.
제3도에 도시된 회로는 A/D 컨버터로서 사용되는 시그마-델타 변조기이다. 이러한 형태의 A/D 컨버터는 양자화 노이즈 R의 특정 성분이, 제4도에서 도시된 바와 같이, 노이즈 스펙트럼의 고주파 부분에 주로 집중되어 있다. 상기 A/D 컨버터에 의해서 16 대 4 인코딩 회로(37)의 출력상에서 발생한 4 비트 신호값 u의 반복 주파수(이 주파수는 클록 신호에 의해 규정됨)가, 변환될 아날로그 신호의 스펙트럼의 반복 주파수보다 실질적으로 더 큰 경우에, 양자화 노이즈는 실질적으로 상기 신호 스펙트럼 외측에 위치될 것이다.
만일, 신호 스펙트럼의 폭이 일반 판독 CD 신호와 같이 1.6MHz인 경우, 약 8.5MHz의 반복 주파수가 매우 적합하다. 바람직하게는, 이 주파수는 CD표준에 의해 규정된 대로, 샘플 반복 주파수 44.1MHz의 정수배가 되도록 선택된다. 이러한 경우에, 상기 두 주파수들은 공통의 주파수 소스로부터 유도될 수 있다.
제5도는 A/D 컨버터(16)의 출력상의 일련의 신호값들의 관련 주파수 스펙트럼을 도시한 것이다.
제3도에 도시된 시그마-델타 변조기는, 예컨대, 미국 특허 제4,775,851호에 기재된 가능한 버젼중의 하나일 뿐이다.
제6도는 양자화 회로(21)의 일반적인 블럭도이며, 이것은 양자화기(60)와 노이즈 재분포 필터(61)로 구성된다. 입력상의 일련의 신호 샘플들은 도면에서 u[n]으로 표시되고, 출력상의 일련의 신호 샘플들은 y[n]으로 표시된다. 필터(61)의 출력상의 일련의 신호 샘플들과 u[n]을 가산하여 얻어진 일련의 신호값 x[n]은, 양자화기(60)에 공급된다. 양자화기(60)의 출력 신호는 출력 신호 y[n]으로서 작용한다. 신호 샘플 x[n]과 y[n]의 차로서 구성된 일련의 신호 샘플들은 필터(61)의 입력에 공급된다.
신호 샘플 y[n]의 Z-변환 Y(z)는 아래와 같이 양자화에 의해 야기된 노이즈의 Z-변환 R(z)과 신호 샘플 u[n]의 Z-변환 U(z)로 표현될 수도 있다.
Figure kpo00002
위의 식에서, H(z)는 필터(61)의 전달 함수이고, c는 양자화기(60)의 이득 인수이다. 만약, 필터 H(z)가 저역 통과 특성을 가진다면, H(z)는 저주파수에 대해서 1 이 된다. 이것은 다음 식으로 표시된다.
Figure kpo00003
상기 식은 y[n]에서 노이즈 성분이 저주파수에 대해서 매우 작음을 나타낸다.
제7도는 양자화 회로(21)의 실제적인 예로서, 가산 회로(70), 클록된 병렬 입력 병력 출력 레지스터(71) 및 2개 입력의 AND 게이트(72)로 구성되어 있다.
가산 회로(70)는 6 비트 가산기이다. 가산기(70)의 출력상의 6 비트 신호값은 병렬 입력 병렬 출력 레지스터(71)에 공급되며, 여기서, 이 병렬 입력 병렬 출력 레지스터(71)는 주파수 f의 클록 신호로 클록된다. 레지스터(71)의 출력은 가산기(70)의 입력(B)에 공급되고, A/D 컨버터(16)의 4 비트 출력 신호는 가산기(70)의 입력(A)에 공급된다. 그 가산 결과치가 6 비트로 나타낼 수 있는 최대값보다 크다면, 가산 회로(70)에 의해 발생된 오버플로우 신호는, AND 게이트의 입력에 공급되며, f/4 주파수의 클록 신호는 AND 게이트의 다른 입력에 공급된다.
따라서, 제7도에 도시된 양자화 회로에 의해서, 반복 주파수 f인 일련의 4 비트 신호값 u은 주파수 f/4인 일련의 1 비트 신호값 y로 변환된다. 레지스터(71)와 함께 가산 회로(70)는 저역 통과 특성을 갖는 노이즈 재분포 필터를 구성하며, 양자화에 의해서 1 비트 신호 샘플에서 발생된 저 주파수 노이즈가 최소화된다. 반복 주파수를 감소시킴으로서, 신호 샘플의 여러 서브스펙트럼은 서로 부분적으로 오버랩되어서(제11도 참조), 1 비트 신호에서 고 주파수 정보의 추가적인 교란이 초래더;ㄴ디. 그러나, 오직 저주파수 정보만이 제어 신호(SR과 SF)를 유도하는데 관련될 때, 이 추가적인 교란은 아무런 문제도 되지 않는다. 앞서 설명한 바와 같이, 양자화 회로(21)에 의해서도 저주파수 정보에 대해 노이즈 성분은 증가하지 않는다. 양자화 회로의 출력 신호를 데시메이팅 필터(22)에 공급하고, 양자화 회로(21)의 축력 신호로부터 저주파 정보를 주로 추츨한다. 제8도는 데시메이팅 필터의 일반적인 블럭도로서, 저역 통과 필터(80)와 다운-샘플링 회로(81)로 구성된다.
제9도는 간단한 구조로된 2차 저역 통과 필터의 임펄스 응답 특성 h[n]을 도시하고 있다. 이러한 펄스 신호를 갖는 필터에 대한 입력 신호 y[n]과 출력신호 v'[n]의 관계는 다음과 같이 쓸 수 있다.
Figure kpo00004
다운-샘플링 회로에 의해 반복 주파수를 인수 N만큼 감소시키는 것으로 하면, 저역 통과 필터는 모든 N개의 입력 신호값에 대해서 하나의 출력 신호값을 공급해야 한다. 상기 주어진 v1[n]과 x[n]의 관계에 대한 식에서, 제1항은 N개의 연속적인 신호값 y[n-i]과 계수(i+1)를 계속 승산하고 승산 결과치들을 서로 가산함으로서 얻을 수 있다. 상기 관계식의 제2항은 입력 신호값 y[n]을 N개의 클록 펄스만큼 지연하고 이 지연된 신호값 y[n-i-N]과 계수(n-1-i)를 승산하며 또한 승산 결과치를 서로 가산함으로서 얻을 수 있다.
N개의 클록 펄스만큼의 지연은 2개의 부속 곱을 동시에 정할 수 있게 한다. 계수 (i+1)의 값을 계수 (N-1-i)+1의 보수로 하여, 계수들은 상호간에 간단히 유도되어질 수 있다.
제10도는 이러한 특성을 사용하는 데시메이팅 필터(22)의 일예이다. 도시된 데시메이팅 필터는 "집적 및 덤프" 형으로서, 이에 관한 문헌으로는 1986년 1월, IEEE 보고서에 발표된 "시그마-델타 변조용의 데시메이션(Decimation for sigma-delta modulation)"이 있다.
제10도의 데시메이팅 필터의 1 비트 입력 신호 y는 N 비트 시프트 레지스터(100)에 의해서 N개의 클록 펄스만큼 지연되며, 이 시프트 레지스터는 주파수 f1인 신호에 의해 클록된다. 필터는 또한 계수 (N-i-1)의 발생을 위해서 카운팅 범위 N인 카운터(101)를 구비한다. 카운터(101)는 주파수 f1를 갖는 클록 신호의 펄스를 카운팅한다. 또한, 카운터(101)는 카운터를 0으로 리세트하는 리세트 입력을 갖는다. 주파수 f1/N를 갖는 리세트 펄스는 리세트 입력에 공급된다. 카운터(1010)의 카운팅 값은 AND 게이트 회로(102)에 공급된다. 상기 카운팅 값의 보수는 반전 회로(103)에 의해서 발생된다. 상기 보수치는 AND 게이트 회로(104)에 공급된다.
또, 1 비트 신호 샘플 y는 또한 AND 게이트 회로(104)에 공급된다. AND 게이트 회로(104)는, 카운팅 값의 보수가 신호 샘플 y의 논리값에 따라 AND 게이트 회로(104)의 출력측에 전송 또는 전송되지 않게 한다.
샘플이 N개의 클록 펄스만큼 지연된 시프트 레지스터(100)의 출력측의 신호샘플을 AND 게이트 회로(102)에 공급하며, 이것에 의해 그 카운팅 값을 도달한 신호 샘플의 논리값에 따라 그 출력측에 전송한다. AND 게이트 회로의 출력을 OR 게이트 회로(105)에 공급하며, 이 OR 게이트 회로는 공급된 신호가 서로 보수 관계이기 때문에 가산 회로로서 작동한다. OR 게이트 회로(105)의 출력측의 신호는 가산 회로(106)에 공급된다. 가산 회로(106)의 출력은 클록된 병렬 입력 병렬 출력 레지스터(107) 및 승산 회로(108)를 통해서 가산 회로(106)의 입력측(B)에 결합된다. 레지스터(107)는 주파수 f1인 신호에 의해 제어된다. 승산 회로(108)는 2 세트의 병렬 입력 단자(A,B)를 갖는다. 입력 단자(B)에는 레지스터(107)의 출력이 접속되며, 입력 단자(A)에는 신호값 0이 공급된다. 승산회로(108)는 주파수 f1/N인 신호에 의해 클록 처리되어, 신호 f1의 N클록 펄스마다, 신호값 0이 가산 회로(106)의 입력측(B)에 공급된다. 또한, 신호값 y는 가산 회로(106)의 캐리 입력 Cin에 공급된다. 이것은 반전 회로(103)의 출력에 의해 나타낸 계수가 1의 부족수를 나타내기 때문에 필수적인 것이다. 실제로, 계수 (i+1)은 (N-1-i)의 보수가 아니라, 보수+1과 같다. 가산 회로(106), 레지스터(107) 및 승산 회로(108)는 합산 회로를 구성하며, 이 합산 회로는 OR게이트 회로(105)의 출력상에서 N개의 연속 신호값의 합을 매번 정한다. 합산 처리의 최종 결과치는 주파수 f1/N로 병렬 입력 병렬 출력 레지스터(109)에 로드된다. 레지스터(109)의 출력측의 신호값은 신호 스트림 I의 저 주파수 정보를 나타내는 신호값 v이다. 신호값 y가 단지 1 비트의 신호값이기 때문에, 데시메이팅 필터는 매우 간단한 구조이다. 그 이유는, AND 게이트 회로를 승산에 사용하여 부속항 (i+1)y[n-i]과 (n-1-i)y(n-i-N)를 정하기 때문이다.
제10도의 데시메이팅 필터는 2차 저역 통과 특성을 갖는다. 물론, 더욱 높은 저역 통과 특서을 갖는 필터를 사용하는 것도 가능하다. 또한 데시메이팅 필터는 집적 및 덤프형만이 필수적인 것이 아니라 그밖의 다른 형태의 데시메이팅 필터를 이용하는 것도 가능하다.
제12도는 필터(22a,22b,22c,22d)에 의해 소정의 계산 하드웨어를 1회만 제공되는 공통의 회로의 일부분을 형성하는 회로를 도시한 것이다. 제12도의 소자는 대응하는 제10도의 소자와 동일 도면 번호를 사용한다. 카운터(100) 대신에, 카운터(100)에 비해 카운팅 범위가 2 비트 확장된 변형된 카운터(101')를 사용할 수도 있다. 또한, 클록 신호 f는 주파수 f1의 4배인 주파수이고 카운터(101')의 카운터 입력에 공급된다. 카운트의 2개의 최하위 비트는 4개 채널의 승산 회로(120)를 제어하기 위해 사용된다. 신호값 ya, yb, yc 및 yd 는 승산 회로(120)의 입력에 공급되며, 카운터(101')에서 공급된 제어 신호의 제어하에 승산 회로(120)의 출력에 전송된다. 또한, 제12도에 도시된 회로는 N 비트 시프트 레지스터(100) 대신에 4N 비트 시프트 레지스터(100')을 구비하고 있다. 또한, 레지스터(107),(109)는 파이프라인 레지스터(107a,107b,107c,107d) 및 (109a,109b,109c,109d)로 교체되었다. 이와 같이 얻어진 회로에 의해 신호값 va, vb, vc, vd를 시간 멀티플렉싱하여 계산한다. 이 경우, 상기 신호값 va, vb, vc, vd를 계산하는데 필요한 하드웨어의 수를 현저하게 감소시킬 수 있다.
신호값 va, vb, vc, vd에 의해서, 계산 회로에 의해 합 신호값 SS, 트랙킹에서 신호값 RE 및 집속 에러 신호값 FE를 다음의 관계식에 따라 계산한다.
SS=va+vb+vc+vd
RE=(va+vb)-(vc+vd)
FE=(va+vd)-(vb+vc)
제어 신호값 SR, SF는 상기 식에서 통상적인 방식으로 유도된다.
원리적으로는, 신호값 ua, ub, uc 및 ud를 선형적으로 합성하여, 양자화 회로와 데시메이팅 필터에 의해서, 이 선형적인 합성 결과로부터 저 주파수 성분을 감산함으로써, 신호값 SS, RE 및 FE를 구하는 것이 가능하다. 또한, ua, ub, uc 및 ud를 1차로 선형적으로 합성하고 양자화 회로와 데시메이팅 필터에 의해서 소정의 큰 대역폭 이외의 신호 성분을 제거함으로서, 상기 ua, ub, uc 및 ud로부터 신호 RE보다 대역폭이 큰 추가의 트랙킹 에러 신호 RE*를 유도할 수 있다. 이러한 "광대역"의 에러 신호는 판독 헤드(6)의 반경 방향의 변위를 광범위에 걸쳐 제어하는데 매우 적합하다.
제13도는 하드웨어 수를 약간만 필요로 한다는 점에서 흥미있는 D/A 컨버터(24)의 일예이다. 도시된 D/A 컨버터는 변환된 신호값을 수신하는 클록된 병렬 입력 병렬 출력 레지스터(130)를 구비하고 있다. 레지스터(130)는 주파수 f1/N의 클록 신호에 의해서 클록된다. 레지스터(130)의 출력치는 가산 회로(131)와 병렬 입력 병렬 출력 레지스터(132)로 구성된 합산 회로에 공급되며, 이 병렬 입력 병렬 출력 레지스터(132)는 주파수 f의 클록 신호에 의해서 클록된다. 가산 회로(131)에 의해 행해진 가산 결과치가 범위를 벗어남을 나타내는 오버플로우 신호는, 아날로그 저역 통과 필터(133)에 공급된다. 상기 D/A 컨버터는 낮은 반복 주파수의 일련의 신호값을 적은 수의 비트와 높은 반복 주파수를 갖는 일련의 신호값으로 변환해서, 비트수의 감소로 도입된 양자화 노이즈가 주로 스펙트럼의 고주파 부분에 위치하는 스펙트럼 성분을 포함하고 있는 "노이즈 정형(noise shaping)"형이다. 이들 노이즈 성분은 저역 통과 필터에 의해서 제거되며, 그후에, 노이즈가 없는 아날로그 신호가 얻어진다.
본 발명은 "포칼트(Foucault)"방식에 따라 집속 에러를 검출하는 판독 헤드를 갖춘 광학 판독 장치에 관한 것이다. 본 발명은, 예컨대 기록 캐리어로부터 반사된 빔을 4상한(four-quadrant) 검출기로 향하게 하는 비점수차 방법등의 다른 집속 에러 검출 방법을 이용하여, 판독 장치에 용이하게 응용할 수 있다.
또한, 상기 설명된 실시예는 트랙킹 에러 신호를 푸시풀 검출기에 의해 측정하는 단일 빔 광학 판독 장치이다. 그러나, 본 발명은 2개의 추가의 방사선 빔(이 빔은 2개의 추가의 방사선 감지 검출기에 의해서 검출됨)을 사용하여 트랙킹에서 신호를 측정하는 3-빔 광학 판독 장치에서도 사용될 수 있다. 이 경우에는, 상기 2개의 추가의 검출기에 의해 발생된 신호 전류를 변환하는 2개의 추가의 A/D 컨버터가 필요하다.
또한, 본 발명은 광학 판독 장치에만 한정되는 것이 아니라, 데이터 신호와 더불어서 주사 처리를 제어하는 제어 신호를, 검출 신호의 저 주파수 성분으로부터 유도하는 자기 기록 장치에 응용할 수가 있다.

Claims (10)

  1. 주사되는 정보 패턴에 따라 검출 신호를 발생하는 검출기를 갖추며 정보 패턴을 주사하는 판독 헤드 및, 검출 신호를 처리하는 신호 처리 회로를 구비하며, 상기 신호 처리 회로는 상기 검출 신호를 특정의 반복 주파수의 일련의 n 비트 신호값(단, n은 1 보다 큰 정수)으로 변환시키는 적어도 1개의 A/D 컨버터를 갖춘, 기록 캐리어로부터 정보 패턴을 판독하는 장치에 있어서, 상기 신호 처리 회로는 일련의 n 비트 신호값을 일련의 m 비트(단, m은 n 보다 작음) 신호값으로 변환하기 위해서 최소한 한개의 양자화 회로를 구비하며, 상기 양자화 회로는 양자화시에 발생된 양자화-노이즈의 스펙트럼 성분을 양자화-노이즈 스펙트럼의 고주파수 부분에 집중시키는 양자화-노이즈 재분포 필터를 구비하며, 상기 신호 처리 회로는 또한 일련의 m 비트 신호값을 일련의 p 비트(단, p는 n 보다 큰 정수) 신호값으로 변환하기 위해 최소한 한개의 데시메이팅 필터를 구비하며, 상기 p 비트 신호값의 반복 주파수를 상기 m 비트 신호값의 반복 주파수 보다 작게 하는 것을 특징으로 하는 정보 패턴 판독 장치.
  2. 제1항에 있어서, 상기 A/D 컨버터는 시그마-델타 변조기를 포함하는 것을 특징으로 하는 정보 패턴 판독 장치.
  3. 제1항 또는 제2항에 있어서, 상기 m은 1인 것을 특징으로 하는 정보 패턴 판독 장치.
  4. 제1항 또는 제2항에 있어서, 상기 양자화 회로에 의해, 일련의 n 비트 신호값에 대한 반복 주파수보다 작은 샘플 반복 주파수로 된 일련의 m 비트 신호값을 발생시키며, 상기 m 비트 신호값의 반복 주파수를 검출 신호 대역폭의 2배 내지 1배사이에 위치시키는 것을 특징으로 하는 정보 패턴 판독 장치.
  5. 제1항 또는 제2항에 있어서, 상기 판독 장치는 광학적으로 검출 가능한 정보 패턴을 주사 빔에 의해 주사하며, 상기 검출기는 광전 변환기이며, 상기 판독 헤드는 방사선 빔을 정보 패턴을 통해서 상기 광전 변환기로 향하게 하는 광학 시스템을 구비하는 것을 특징으로 하는 정보 패턴 판독 장치.
  6. 제4항에 있어서, 상기 정보 패턴은 CD 표준에 따라 EFM 변조된 신호를 나타내며, 상기 n 비트 신호 샘플의 반복 주파수는 CD 표준에 의해서 정해진 샘플 반복 주파수(44.1KHz)의 배수인 것을 특징으로 하는 정보 패턴 판독 장치.
  7. 기록 캐리어로부터 정보 패턴을 주사하는 판독 헤드로 구성된 검출기에 의해 발생되는 검출 신호를 처리하며, 검출 신호를 특정의 반복 주파수의 일련의 n 비트 신호값(단, n은 1 보다 큰 정수)으로 변환시키는 적어도 1개의 A/D 컨버터를 갖춘, 신호 처리 회로에 있어서, 상기 신호 처리 회로는 일련의 n 비트 신호값을 일련의 m 비트(단, m은 n 보다 작음) 신호값으로 변환하기 위해서 최소한 한개의 양자화 회로를 구비하며, 상기 양자화 회로는 양자화시에 발생된 양자화-노이즈의 스펙트럼 성분을 양자화-노이즈 스펙트럼의 고주파수 부분에 집중시키는 양자화-노이즈 재분포 필터를 구비하며, 상기 신호 처리 회로는 또한 일련의 m 비트 신호값을 일련의 p 비트(단, p는 n 보다 큰 정수)신호값으로 변환하기 위해 최소한 한개의 데시메이팅 필터를 구비하여, 상기 p 비트 신호값의 반복 주파수를 상기 m 비트 신호값의 반복 주파수보다 작게 하는 것을 특징으로 하는 신호 처리 회로.
  8. 제7항 에 있어서, 상기 A/D 컨버터는 시그마-델타 변조기를 포함하는 것을 특징으로 하는 신호 처리 회로.
  9. 제7항 또는 제8항 에 있어서, 상기 m은 1인 것을 특징으로 하는 신호 처리 회로.
  10. 제7항 또는 제8항에 있어서, 상기 양자화 회로에 의해, 일련의 n 비트 신호값에 대한 반복 주파수보다 작은 샘플 반복 주파수로 된 일련의 m 비트 신호값을 발생시키며, 상기 m 비트 신호값의 반복 주파수를 검출 신호 대역폭의 2배 내지 1배사이에 위치시키는 것을 특징으로 하는 신호 처리 회로.
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