KR100204006B1

KR100204006B1 - Nand type mask rom

Info

Publication number: KR100204006B1
Application number: KR1019950037738A
Authority: KR
Inventors: 강응열
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-10-27
Filing date: 1995-10-27
Publication date: 1999-06-15
Also published as: KR970024191A

Abstract

본 발명은 노광기의 해상력과는 무관하게 패턴간 간격을 최소화하여 셀 사이즈의 대폭적인 축소가 가능한 마스크롬의 셀 구조 및 그 제조방법에 관한 것으로, 본 발명은 반도체기판 상에 소정 두께로 형성되는 절연층; 상기 절연층의 상부로부터 하부의 일정영역까지 소정간격을 두고 형성되는 제1게이트; 상기 게이트 및 절연층 상부에 형성되는 제1게이트절연층; 상기 게이트절연층 상부에 소정 두께로 형성되는 N형 불순물이 도핑된 채널 폴리실리콘층; 상기 채널 폴리실리콘층 상부에 소정두께로 형성되는 제2게이트절연층; 상기 제2게이트절연층 상부에 소정간격을 두고 형성되되, 상기 제1게이트와는 서로 맞물리도록 어긋나게 형성되는 제2게이트; 및 상기 제2게이트 사이의 상기 제2게이트절연층 상부에 소정 두께로 형성되는 질화물층을 구비하여 이루어지는 것을 특징으로 한다.The present invention relates to a cell structure of the mask rom which can significantly reduce the cell size by minimizing the spacing between patterns regardless of the resolution of the exposure machine, and to a method of manufacturing the same. layer; A first gate formed at a predetermined interval from an upper portion of the insulating layer to a predetermined region below the insulating layer; A first gate insulating layer formed on the gate and the insulating layer; A channel polysilicon layer doped with an N-type impurity formed to a predetermined thickness on the gate insulating layer; A second gate insulating layer formed on the channel polysilicon layer to a predetermined thickness; A second gate formed on the second gate insulating layer with a predetermined distance therebetween, the second gate being formed to be engaged with the first gate; And a nitride layer formed on the second gate insulating layer between the second gates to have a predetermined thickness.

Description

NAND mask mask manufacturing method

제1도는 낸드(NAND)형 마스크롬의 기본 회로도.1 is a basic circuit diagram of a NAND mask mask.

제2도는 종래기술에 따라 형성된 낸드형 마스크롬의 셀 단면도.2 is a cross-sectional view of a cell of a NAND mask rom formed according to the prior art.

제3도는 본 발명의 일 실시예에 따른 낸드형 마스크롬 제조 공정도.3 is a process diagram of NAND mask rom production according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

41 : 실리콘 기판 42 : 실리콘산화막41 silicon substrate 42 silicon oxide film

43, 48 : 게이트 폴리실리콘막 45 : 채널용 폴리실리콘막43, 48: gate polysilicon film 45: channel polysilicon film

44, 47 : 게이트 산화막 46, 54 : SOG막44, 47: gate oxide film 46, 54: SOG film

53 : 질화막53: nitride film

본 발명은 반도체 기술에 관한 것으로, 특히 낸드형(NAND type)마스크롬 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology, and more particularly, to a NAND type mask manufacturing method.

첨부된 도면 제1도는 낸드형 마스크롬의 기본 회로도로서, 비트라인은 콘택에 의해 메탈라인으로 구성되며, 롬 코드(W/L0∼W/L7)및 워드라인 선택(W/L선택1, W/L선택2)은 폴리실리콘은 폴리실리콘 라인으로 구성된다.1 is a basic circuit diagram of a NAND mask ROM, in which a bit line is formed of a metal line by a contact, and a ROM code (W / L0 to W / L7) and a word line selection (W / L selection 1 and W). 2) Polysilicon is composed of polysilicon lines.

일반적으로 낸드형 마스크롬의 셀 사이즈는 소자분리막 피치와 폴리실리콘 워드라인 피치에 의해 결정되며, 이때 워드라인 피치는 횡축(X축) 또는 종축(Y축)의 크기를 결정한다. 이 중 워드라인의 폭은 소자의 특성과 밀접한 연관이 있으나, 워드라인간의 스페이스는 소자의 특성에 거의 영향을 주지 않는다.In general, the cell size of the NAND mask ROM is determined by the device isolation film pitch and the polysilicon word line pitch, and the word line pitch determines the size of the horizontal axis (X axis) or the vertical axis (Y axis). Of these, the width of word lines is closely related to device characteristics, but the space between word lines has little effect on device characteristics.

그러나, 워드라인을 디파인할 때 사진 공정의 해상도 한계로 인하여 워드라인 사이의 스페이스를 줄이는데는 제약이 있다.However, when defining word lines, there is a limitation in reducing the space between word lines due to the resolution limitation of the photo process.

첨부된 도면 제2도는 종래기술에 따라 형성된 낸드형 마스크롬의 셀 단면을 도시한 것으로, 도시한 바와 같이 8단의 폴리실리콘막의 경우, 게이트가 일렬로 나열된 구조를 이루며, 실리콘 기판(1)위에 게이트 산화층(2), 게이트 폴리실리콘층(2)을 차례로 형성하고, 이들을 선택 식각한 다음, 이온주입을 실시함으로써 접합영역(4)을 형성한다.FIG. 2 is a cross-sectional view of a NAND type mask rom formed according to the prior art. In the case of the eight-stage polysilicon film, gates are arranged in a line and shown on the silicon substrate 1. The gate oxide layer 2 and the gate polysilicon layer 2 are formed in this order, selectively etched, and ion implantation is performed to form the junction region 4.

그러나, 앞서 설명한 바와 같이 이러한 일반적인 종래기술을 사용하게 되면 접합 폭(junction width)(A)을 줄이는데 한계가 있어 칩 사이즈를 감소시키기 어려운 문제점이 있었다.However, as described above, there is a problem in that it is difficult to reduce the chip size because there is a limit in reducing the junction width (A).

이러한 문제점을 해결하기 위하여 채널 영역의 상·하부에 게이트를 배치하는 마스크롬 구조가 제시되었으나, 이 경우 롬 코드 형성을 위한 보상 이온주입시 도핑된 불순물의 확산과 마스크 오정렬(mask misalignment)등으로 인해 발생할 수 있는 채널-오프(channel-off)지역이 발생하는 문제점이 따랐다.In order to solve this problem, a mask rom structure has been proposed in which gates are disposed above and below the channel region, but in this case, due to diffusion of doped impurities and mask misalignment during compensation ion implantation for forming a ROM code, There was a problem that a channel-off region could occur.

상기한 종래기술의 문제점을 해결하기 위하여 본 발명은, 게이트를 상·하로 배치하는 구조의 마스크롬을 구현함에 있어서 채널-오프 지역의 발생을 방지할 수 있는 낸드형 마스크롬 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, the present invention provides a method for manufacturing a NAND mask rom which can prevent the occurrence of a channel-off region in implementing a mask rom having a structure in which gates are disposed up and down. There is a purpose.

상기 목적을 달성하기 위하여 본 발명은, 채널 영역 상·하부에 배치된 제1 및 제2 게이트 전극을 구비한 낸드형 마스크 롬 제조방법에 있어서, 반도체 기판 상에 제1 절연층을 형성하는 제1단계; 상기 제1게이트 전극 형성 영역의 상기 제1절연층을 선택 식각하여 홈을 형성하는 제2 단계; 상기 홈에 제1 게이트 전극용 폴리실리콘막을 매립하여 상기 제1 게이트 전극을 형성하는 제3 단계; 상기 제3 단계 수행 후, 전체구조 상부에 제1 게이트 절연막 및 채널용 폴리실리콘막을 차례로 형성하는 제4 단계; 상기 채널용 폴리실리콘막에 소스/드레인 이온주입을 실시하는 제5 단계; 상기 채널용 폴리실리콘막 상에 제2 게이트 절연막을 형성하는 제6 단계; 상기 제2 게이트 절연막 상에 제2 게이트 전극용 폴리실리콘막을 형성하는 제7단계; 상기 채널용 폴리실리콘막에 롬 코드 형성을 위한 보상 이온주입을 실시하는 제8 단계; 상기 제2 게이트 전극용 폴리실리콘막을 선택 식각하여 제2 게이트 전극을 형성하되, 상기 제2 게이트 전극이 상기 제1 게이트 전극과 오버랩 되지 않도록 하는 제9단계; 상기 제9 단계 수행 후, 전체구조 표면에 제2 절연막을 형성하는 제10 단계; 상기 제2 게이트 전극 사이의 간극을 제3 절연막으로 매립하되, 상기 제2 게이트 전극 상부의 상기 제2 절연막이 노출되도록 하는 제11 단계; 노출된 상기 제2 절연막을 선택적으로 제거하여 상기 제2 게이트 절연막을 노출시키는 스페이스를 형성하는 제12 단계; 및 상기 스페이스를 통해 상기 채널용 폴리실리콘막에 상기 보상 이온주입에 의해 도핑된 불순물과 반대 도전형을 불순물을 이온주입하는 제13 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention provides a NAND mask ROM manufacturing method having first and second gate electrodes disposed above and below a channel region, the method comprising: forming a first insulating layer on a semiconductor substrate; step; Forming a groove by selectively etching the first insulating layer in the first gate electrode formation region; A third step of forming the first gate electrode by filling a polysilicon film for the first gate electrode in the groove; A fourth step of sequentially forming a first gate insulating film and a channel polysilicon film on the entire structure after performing the third step; A fifth step of performing source / drain ion implantation into the channel polysilicon film; A sixth step of forming a second gate insulating film on the channel polysilicon film; A seventh step of forming a polysilicon film for a second gate electrode on the second gate insulating film; An eighth step of performing compensation ion implantation for forming a ROM code on the channel polysilicon film; A ninth step of forming a second gate electrode by selectively etching the polysilicon layer for the second gate electrode, wherein the second gate electrode does not overlap with the first gate electrode; A tenth step of forming a second insulating film on the entire structure surface after performing the ninth step; An eleventh step of filling the gap between the second gate electrodes with a third insulating film to expose the second insulating film over the second gate electrode; Selectively removing the exposed second insulating film to form a space for exposing the second gate insulating film; And a thirteenth step of ion implanting impurities of a conductivity type opposite to that of the impurity doped by the compensation ion implantation into the channel polysilicon film through the space.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 제3a도 내지 제3h도는 본 발명의 일 실시예에 따른 낸드형 마스크롬의 제조 공정을 도시한 것으로, 먼저 제3a도에 도시된 바와 같이 P형(P type) 실리콘기판(41) 상에 열산화 공정을 통해 실리콘산화막(42)을 형성한 다음, 게이트 형성 영역의 실리콘산화막(42)을 일정 두께만큼 선택 식각한 다음, 폴리실리콘막(43)을 증착하고 도핑을 실시한다.3A to 3H illustrate a manufacturing process of a NAND mask rom according to an embodiment of the present invention. First, as shown in FIG. 3A, a P-type silicon substrate 41 is illustrated. After the silicon oxide film 42 is formed through the thermal oxidation process, the silicon oxide film 42 in the gate formation region is selectively etched by a predetermined thickness, and then the polysilicon film 43 is deposited and doped.

이어서, 제3b도에 도시된 바와 같이 폴리실리콘막(43)을 평탄화하여 실리콘산화막(42)이 노출되도록 함으로써 하부 게이트 전극(43)을 디파인한 다음, 전체구조 상부에 게이트 산화막(44) 및 채널용 폴리실리콘막(45)을 차례로 증착한다. 이때, 게이트 산화막(44)은 700 내지 800℃의 온도에서 중온산화막(Medium temperature Oxide)으로 증착하며, 채널용 폴리실리콘막(45)은 인(P)등의 N형 불순물을 도핑시켜 저항 값을 저하시킨다.Subsequently, as shown in FIG. 3B, the polysilicon layer 43 is planarized to expose the silicon oxide layer 42 to expose the lower gate electrode 43, and then the gate oxide layer 44 and the channel are formed on the entire structure. The polysilicon film 45 is deposited in this order. At this time, the gate oxide film 44 is deposited as a medium temperature oxide at a temperature of 700 to 800 ℃, the polysilicon film 45 for the channel is doped with an N-type impurities such as phosphorus (P) to increase the resistance value Lowers.

다음으로, 제3c도에 도시된 바와 같이 채널용 폴리실리콘막(45) 상에 소스/드레인 이온주입을 위한 감광막 패턴(51)을 형성한 다음, 이를 이온주입 마스크로 사용하여 채널용 폴리실리콘막(45)에 소스/드레인 이온주입을 실시한다.Next, as shown in FIG. 3C, a photosensitive film pattern 51 for source / drain ion implantation is formed on the polysilicon film 45 for the channel, and then the polysilicon film for the channel is used as an ion implantation mask. Source / drain ion implantation is performed at (45).

계속해서, 제3d도에 도시된 바와 같이 감광막 패턴(51)을 제거하고, 채널용 폴리실리콘막(45)을 일정 크기로 디파인한 다음, 평탄화 절연막인 스핀-온-글래스(SOG)막 (46)을 도포하고, 이를 에치백하여 평탄화시킨다. 이어서, 전체구조 상부에 다시 게이트 산화막(47)을 700 내지 800℃의 온도에서 증착한다.Subsequently, as shown in FIG. 3D, the photoresist pattern 51 is removed, the polysilicon film 45 for the channel is defined to a predetermined size, and the spin-on-glass (SOG) film 46, which is a planarization insulating film, is removed. ) Is applied and etched back to flatten. Subsequently, the gate oxide film 47 is further deposited on the entire structure at a temperature of 700 to 800 ° C.

이어서, 제3e도에 도시된 바와 같이 전체구조 상부에 게이트 폴리실리콘막(48)의 증착 및 도핑을 실시한 다음, 감광막 패턴(52)을 이온주입 마스크로 사용하여 채널용 폴리실리콘막(45)에 롬 코드(ROM code) 형성을 위한 보상 이온주입(compensation implantation)을 실시한다. 이때, 채널용 폴리실리콘막(45)에 기 도핑된 불순물과 반대 도전형의 불순물을 주입한다.Subsequently, as shown in FIG. 3E, the gate polysilicon film 48 is deposited and doped on the entire structure, and then the photoresist film pattern 52 is used as an ion implantation mask to the polysilicon film 45 for the channel. Compensation implantation is performed to form a ROM code. At this time, the doped impurities are implanted into the polysilicon layer 45 for the channel.

다음으로, 제3f도에 도시된 바와 같이 게이트 폴리실리콘막(48)을 선택 식각하여 상부 게이트 전극 패턴을 디파인한 다음, 전체구조 표면에 질화막(53)을 증착하고, 전체구조 상부에 다시 스핀-온-글래스막(54)을 도포한다. 이때, 상부 게이트 전극 패턴(48)은 기 형성된 하부 게이트 패턴(43)과 오버랩되지 않도록 형성한다.Next, as shown in FIG. 3f, the gate polysilicon film 48 is selectively etched to fine-define the upper gate electrode pattern, and then a nitride film 53 is deposited on the entire structure surface, and spin- again on the entire structure. The on-glass film 54 is applied. In this case, the upper gate electrode pattern 48 is formed so as not to overlap with the previously formed lower gate pattern 43.

다음으로, 함으로써 제3g도에서와 같이 질화막(53)이 드러날 때까지 스핀-온-글래스막(54)을 에치백한 다음, 질화막(53)과 산화막(SOG)의 식각선택비(etch selectivity)를 높여 노출된 질화막(53)을 식각해 냄으로써 상부 게이트 전극(48)과 스핀-온-글래스막(54)사이에 스페이스를 형성하고, 이 스페이스를 통해 N형 불순물인 인(P)을 이온주입한다. 여기서, 스페이스 형성을 위한 질화막(53) 식각시 습식 및 건식 식각 모두 가능하다. 이때, 스페이스를 이용한 N형 불순물 이온주입 공정은 롬 코드 형성을 위한 이온주입시 도핑된 불순물의 확산과 마스크 오정렬(mask misalignment)등으로 발생할 수 있는 채널 오프(channel off)지역을 제거하기 위한 것이다. 즉, 보상 이온주입된 불순물을 그 트랜지스터의 게이트 안쪽으로만 제한하여 보상 트랜지스터 턴-온시 게이트 바깥쪽에서는 N형 불순물에 의해 전류가 흐를 수 있도록 하는 즉, 게이트 바이어스로 제어할 수 없는 지역을 없애기 위한 공정이다.Next, as shown in FIG. 3G, the spin-on-glass film 54 is etched back until the nitride film 53 is exposed, and then the etch selectivity of the nitride film 53 and the oxide film SOG is etched back. Is formed to etch the exposed nitride film 53 to form a space between the upper gate electrode 48 and the spin-on-glass film 54, through which ion is implanted phosphorus (P), an N-type impurity. do. Here, both wet and dry etching may be performed when the nitride film 53 is etched to form a space. In this case, the N-type impurity ion implantation process using a space is to remove channel off regions that may occur due to diffusion of doped impurities and mask misalignment during ion implantation for forming a ROM code. That is, the compensation ion implanted impurities are limited to the inside of the gate of the transistor so that the current flows by the N-type impurities outside the gate at the time of the compensation transistor turn-on, that is, to eliminate the area that cannot be controlled by the gate bias. It is a process.

끝으로, 제3h도에 도시된 바와 같이 상부 게이트 전극(48)과 이후 형성될 금속막을 절연시키기 위한 절연막(55)으로 TEOS막 또는 BPSG막을 증착한 다음, 절연막(55), 스핀-온-글래스막(54), 질화막(53) 및 게이트 산화막(47)을 차례로 식각하여 콘택 영역의 채널용 폴리실리콘막(45)을 노출시킨 다음, 금속 배선(56) 및 보호막(57)을 형성한다.Finally, as shown in FIG. 3h, a TEOS film or a BPSG film is deposited with an insulating film 55 to insulate the upper gate electrode 48 from the metal film to be formed later, and then the insulating film 55, spin-on-glass The film 54, the nitride film 53, and the gate oxide film 47 are sequentially etched to expose the polysilicon film 45 for the channel in the contact region, and then the metal wiring 56 and the protective film 57 are formed.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 마스크롬의 게이트를 상하로 배치하는데 있어서 유발될 수 있는 게이트 바이어스로 제어할 수 없는 지역(채널-오프 지역)발생 방지할 수 있는 효과가 있으며, 이로 인하여 게이트를 상하 배치하는 마스크롬을 실용화 할 수 있는 효과가 있다.The present invention made as described above has an effect of preventing the occurrence of an area (channel-off area) that cannot be controlled by the gate bias that may be caused in arranging the gate of the mask ROM up and down, and thus the gate is disposed up and down. There is an effect that can be applied to the mask rom.

Claims

A method of manufacturing a NAND mask ROM having first and second gate electrodes disposed above and below a channel region, the method comprising: a first step of forming a first insulating layer on a semiconductor substrate; Forming a groove by selectively etching the first insulating layer in the first gate electrode forming region; A third step of forming the first gate electrode by filling a polysilicon film for the first gate electrode in the groove; A fourth step of sequentially forming a first gate insulating film and a channel polysilicon film on the entire structure after performing the third step; A fifth step of performing source / drain ion implantation into the channel polysilicon film; A sixth step of forming a second gate insulating film on the channel polysilicon film; A seventh step of forming a polysilicon film for a second gate electrode on the second gate insulating film; An eighth step of performing compensation ion implantation for forming a ROM code on the channel polysilicon film; A ninth step of forming a second gate electrode by selectively etching the polysilicon layer for the second gate electrode, wherein the second gate electrode does not overlap with the first gate electrode; A tenth step of forming a second insulating film on the entire structure surface after performing the ninth step; An eleventh step of filling the gap between the second gate electrodes with a third insulating film to expose the second insulating film over the second gate electrode; Selectively removing the exposed second insulating film to form a space for exposing the second gate insulating film; And a thirteenth step of ion implanting an impurity opposite to the impurity doped by the compensation ion implantation example into the channel polysilicon film through the space.

The method of claim 1, wherein the second insulating film is a nitride film and the third insulating film is a spin-on-glass film.