KR100201973B1 - 스펙트럼 확산 신호 수신 장치 - Google Patents

스펙트럼 확산 신호 수신 장치 Download PDF

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KR100201973B1
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Abstract

스펙트럼 확산 시스템 내의 수신 장치는 클럭 신호에 따라 수신된 신호를 복조하여 정보 신호의 제1 및 제2직교성분과 파이롯 신호의 제1 및 제2직교 성분과 파이롯 신호의 제1 및 제2직교 성분을 발생하는 직교-복조 섹션과, 상기 클럭 신호에 응답하여 상기 정보 신호의 제1 및 제2직교 성분과 상기 파이롯 신호의 제1 및 제2직교 성분 각각에 대해, 한 전송측에 이용되는 것과 동일한 확산 코드 순서를 발생하는 확산 코드 발생 섹션을 포함한다. 역확산 섹션은 상응하여 발생된 확산 코드 순서를 이용하여 상기 정보 신호의 제1 및 제2직교 성분과 파이롯 신호의 제1 및 제2직교 성분의 각각을 역확산한다. 클럭 신호 발생 섹션은 한 주파수 제어 신호에 따라 상기 클럭 신호를 발생하여 상기 복조 수단과 상기 확산 코드 발생수단에 공급한다. 주파수 제어 발생 섹션은 확산된 파이롯 신호의 제1 및 제2직교 성분으로부터 상기 주파수 제어 신호를 발생한다.

Description

스펙트럼 확산 신호 수신 장치
제1도는 종래의 스펙트럽 확산 신호 수신 장치의 예를 설명하는 구조 블록 다이어그램.
제2a도 내지 제2c도는 종래의 DLL 회로의 동작을 설명하기 위한 다이어그램.
제3도는 본 발명의 한 실시예에 따른 장치의 구조 블록다이어그램.
제4도는 본 발명의 원리를 설명하기 위한 다이어그램.
제5도는 VCO의 전압-주파수 특성을 도시하는 다이어그램.
제6도는 주파수 제어 신호 계산 회로의 제1예의 내부 구조를 설명하는 다이어그램.
제7도는 주파수 제어 신호 계산 회로의 제2예의 내부 구조를 설명하는 다이어그램.
제8도는 주파수 제어 신호 계산 회로의 제3예의 내부 구조를 설명하는 다이어그램.
제9도는 주파수 제어 신호 계산 회로의 제4예의 내부 구조를 설명하는 다이어그램.
제10도는 주파수 제어 신호 계산 회로의 제5예의 내부 구조를 설명하는 다이어그램.
제11도는 주파수 제어 신호 계산 회로의 제6예의 내부 구조를 설명하는 다이어그램.
제12도는 본 발명의 다른 실시예에 따른 장치의 구조의 블록 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
1 : 안태나 2 : 직교 복조기
3: 확산 코드 발생기 4 : 주파수 제어 신호 계산 회로
본 발명은 통신 시스템에 관한 것으로, 특히 스펙트럼 확산 신호를 수신하는 장치(receiving apparatus of a spread spectrum signal)에 관한 것이다.
다수의 스테이션이 할당된 주파수 대역을 이용하여 서로 통신하는 다중 액세스 시스템에 있어서, 주파수 분할 다중 액세스(FDMA) 시스템, 시분할 다중 액세스(TDMA) 시스템 및 코드 분할 다중 액세스(CDMA) 시스템과 같은 여러 통신 시스템이 제시되어 있다. 대부분의 그들 시스템에 있어서, 서비스 영역이 다수의 작은 셀로 분할되고, 베이스 스테이션은 다수의 셀의 각각에 위치하게 된다. 한 가입자는 상기 베이스 스테이션을 통해 다른 가입자와 통신한다.
상기 다중 액세스 시스템 중에는 CDMA 시스템이 버스트 동기가 필요치 않기 때문에, 많은 가입자 장치(subscriber equipments)로 구성된 통신 시스템에 적합하게 될 수 있다. 또한, 상기 CDMA 시스템은 간섭과 노이즈에 의해 영향을 받지 않는 장점을 가지고 있다. 상기 스펙트럼 확산통신 시스템을 이용하는 CDMA 시스템은 상이한 확산 코드 순서가 사용자에 할당되고, 확산 변경이 확산 코드 순서 각각을 이용하여 실행되는 한 다중 액세스 시스템이다. 결과적으로, 동일한 주파수 대역은 한 셀 내에서 많은 사용자에 의해 이용될 수 있다.
이미 공지되어 있는 것처럼, 스펙트럼 확산 통신 시스템에 있어서, 수신된 신호가 역확산될 때 송신 측 상에 이용된 것과 동기된 스펙트럼 확산 코드 순서가 수신 측 상에 이용되는 것으로 가정된다. 그러므로, 예를 들어, 다중 경로등에 따른 전송 경로 상의 지연 량의 변화에 기인하여 한 칩을 통해 확산 코드 순서의 위상이 시프트되는 경우에, 데이터를 정확하게 복조하는 것은 어렵게 된다. 따라서, 스펙트럼 확산 통신 시스템에 있어서, 동기 억제(synchronization confinement)(초기 동기) 및 동기 트랙킹(동기 홀딩)이 절대적으로 필요하게 된다. 통상적으로, 동기 억제는 송신 측의 확산 코드 순서와 수신 측의 확산 코드 순서 사이의 위상차를 충분히 작은 범위(통상 1/2 이하)로 억제한다. 상기 동기 트랙킹은 노이즈 및 변경의 영향으로 포착된 동기 위치가 손실되지 않는 1/2 칩 이하의 정밀도를 갖는 한번 포착된 동기위치를 항상 유지한다. 상기 이유로 인하여, 한 수신 장치에 이용되는 클럭 신호의 동기 제어 및 안정 제어는 중요하다.
상기와 같은 종래의 스펙트럼 확산 통신 시스템의 한 예는 제1도 내지 제2C도를 참조하여 설명된다. 제1도는 종래의 스펙트럼 확산 신호 수신 장치의 구조의 블록 다이어그램이다. 제2A도 내지 제2C도는 종래의 주파수 합성 회로와 같은 지연 루프(DLL) 회로의 동작을 설명하는 다이어그램이다. 상기 수신 장치에 있어서, 송신 장치에서 승산될 때와 같은 확산 코드 순서(PN 코드 순서)는 확산 코드 발생기(123)에 의해 발생된다(복조에서 이용된 확산 코드 순서는 이후에 PN(0)로서 칭한다). 상기 발생된 확산 코드 순서는 역확산을 위해 승산기(1263및 1264)에서 승산된다.
따라서, 역확산 복조(despreading demodulation)가 실행된다.
그러나, 상기 경우에 있어서, 송신 장치에서 승산된 확산 코드 순서와 PN(0)을 동기시키는 것이 필요하게 된다. 상기 이유로 인하여, 동위상 성분과 직교 성분(이후에 I 성분 및 Q 성분 으로 칭한다)을 얻기 위해 송신 장치에서 이용된 것과 동일한 주파수를 갖는 신호를 발생하는 국부 발진기(121) 및 시프터(122)로 구성된 직교 복조기(102)를 이용하여 수신된 신호로 의사-동기 검출(quasi-synchronization detection)이 실행된다. 상기 확산 코드 발생기(123)는, 얻어진 I 및 Q 성분, 역확산 복조에 사용된 확산 코드 순서보다 미세하게 앞선 위상(전형적으로 1/2 칩)을 갖는 확산 코드 순서(이하 PN(+)로 칭함)와 동일한 범위로 지연된 위상을 갖는 확산 코드 순서(이하 PN(-)로 칭함)를 각각 독립적으로 발생한다.
상기 수신된 신호는 역확산을 위해 승산기(1265및 1266)에서 각각의 확산 코드 순서에 의해 승산된다. 평활을 위해 저역 통과 필터(1272 및 1273)(이하 LPGs 로 칭함)에 의해 승산된 신호로부터 고주파수 성분을 제거한다.
결과적으로, I 및 Q 성분의 역확산 복조 출력을 얻는다. 상기 I 및 Q 성분의 확산 복조 출력의 합성 상관 신호는 확산 코드 순서의 위상을 비교하여 주파수 제어 신호 계산 회로(125)에 입력된다.
전압 제어된 발진기(VCO)(124)에 대한 주파수 제어 신호가 계산되고, 상기 VCO(124)에 의해 발생된 클럭 신호에 따라 구동되는 국부 발진기(121)와 확산 코드 발생기(123)에서 주파수 동기가 제어되어, 수신된 신호의 캐리어와 주파수 동기가 설정되고, 한 클럭 신호와 주파수 동기가 설정된다.
상기 경우에 있어서, 주파수 제어 신호 계산 회로(125)에 입력된 I 및 Q 성분 신호는 역확산 상관 출력이 수신된 신호, PN(+) 및 PN(-)에 따를 때 제2A도 및 제2B도에 도시된 상관 출력 특성을 갖는다. 그들 상관 출력이 가산기(128)에 의해 가산 또는 감산될 때, 합산 상관 출력 특성(L)은 제2C도에 도시된 것처럼, I 및 Q 성분 신호 각각에 대해 J 및 K의 합성 상관 출력으로서 얻어진다. 확산 코드 발생기(123)에 이용되는 VCO(124)에 대한 주파수 제어 신호는 I 및 Q 성분에 대한 합성 상관 출력 특성으로부터 결정된다. 실제로, 상기 확산 코드 발생기(123)의 PN(0)은 확산 코드 순서와 동기가 설정되는 송신 장치에서 승산된 수신 신호의 확산 코드 순서를 트랙한다. 결과적으로, 합성 상관 출력(L)의 최대 출력값 및 최소 출력값의 중간점은 0으로 설정된다. 즉, 제2C도의 지점(L0)에서 복조에 이용되는 확산 코드 순서 PN(0)를 안정적으로 발생하도록 제어가 실행된다.
상기와 같은 종래의 기술에 있어서, 일본 특허 공개서(JP-A-Hej3-101534, JP-A-Hei5-308345, JP-A-Hei2-92035)에 기술된 여러 시스템이 있다.
그러나, 상기 언급된 종래의 기술에 있어서, 처리된 위상을 갖는 PN(+)과 지연된 위상을 갖는 PN(-)는 실제로 수신된 신호로부터 정보를 복조하는데 이용된 확산 코드 순서 PN(0)와 함께 역확산 처리가 항상 처리되어야 한다. 상기 이유로 인하여, 확산 코드 발생기 및 처리부가 PN(-) 및 PN(+)을 위해서 제공하여야 하기 때문에 회로 사이즈가 보다 크게 증가된다.
본 발명은 상기 언급한 배경을 통해 구성되었으며, 목적으로서, 회로가 간단하고 사이즈가 보다 작은 스펙트럼 확산 신호 수신 장치를 제공하는 것이다.
본 발명의 다른 목적은 스펙트럼 확산 신호 수신 장치에서 전력 소비를 감소시키는 방법 및 장치를 제공하는 것이다.
상기 본 발명의 관점을 달성하기 위해서, 스펙트럼 확산 수신 장치는 정보 신호의 제1 및 제2직교 성분과 파이롯 신호의 제1 및 제2직교 성분을 발생하기 위해 한 클럭 신호에 따라 수신된 신호를 복조하는 복조부, 상기 클럭 신호에 응답하여 정보 신호의 제1 및 제2직교 성분과 파이롯 신호의 제1 및 제2직교 성분의 각각에 대해, 송신측에 이용된 것과 동일한 확산 코드 순서를 발생하는 확산 코드 발생부, 상응하는 확산 코드 순서를 이용하여 정보 신호의 제1 및 제2직교 성분 및 파이롯 신호의 제1 및 제2직교 성분 각각을 역확산시키는 역확산부, 복조부 및 확산 코드 발생부에 공급하기 위해 주파수 제어 신호에 따라 클럭 신호를 발생하는 클럭 신호 발생부와, 역확산된 파이롯 신호의 제1 및 제2직교 성분으로부터 주파수 제어 신호를 발생하는 주파수 제어 신호 발생부를 포함한다.
상기 클럭 신호 발생부는 한 주파수 제어 신호에 기초하여 결정된 주파수를 갖는 상기 클럭 신호를 발생하는 전압 제어된 발진기(VCO)를 포함한다.
상기 주파수 제어 신호 발생부는 제1시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제1확산 파이롯 신호와 제2시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제2확산 파이롯 신호 사이를 변화하는 것에 상응하는 상기 주파수 제어 신호, 또는 선정된 계수, 또는 둘 모두를 발생하는 발생부를 포함한다. 상기 계수에 대해서, 제4시간에서 상기 제1확산 파이롯 신호의 전력과 상기 제2확산 파이롯 신호의 전력 사이의 차이에 따라 두 개의 계수 중 한 계수를 선택하는 선택기가 제공될 수 있다. 바람직하게, 상기 주파수 제어 신호 발생 수단은 상기 제1확산 파이롯 신호의 제1 및 제2직교 성분으로부터 고주파수 노이즈 성분을 제거하는 제거부를 포함한다.
상기 스펙트럼 확산 신호 수신 장치는 정보 신호의 제1 및 제2직교 성분과 상기 파이롯 신호의 제1 및 제2직교 성분으로부터 수신된 신호의 량을 검출하는 검출부와, 고주파수 노이즈 성분을 제거하기 위해 검출된 량을 기초하여 결정된 시간 간격 동안 상기 파이롯 신호의 제1 및 제2직교 성분을 합하는 합계부를 더 포함한다.
본 발명의 다른 관점을 달성하기 위해, 스펙트럼 확산 시스템 내의 수신된 신호를 복조하는 방법은, 클럭 신호에 따라 수신된 신호를 복조하여 정보 신호의 제1 및 제2직교 성분과 파이롯 제1 및 제2직교 성분을 발생하는 복조 단계; 상기 클럭 신호에 응답하여 상기 정보 신호의 제1 및 제2직교 성분과 상기 파이롯 신호의 제1 및 제2직교 성분 각각에 대해, 한 전송 측에 이용되는 것과 동일한 확산 코드 순서를 발생하는 단계; 상응하여 발생된 확산 코드 순서를 이용하여 상기 정보 신호의 제1 및 제2직교 성분과 파이롯 신호의 제1 및 제2직교 성분의 각각을 역확산시키는 단계; 한 주파수 제어 신호에 따라 상기 클럭 신호를 발생하는 단계와; 상기 확산된 파이롯 신호의 제1 및 제2직교 성분으로부터 상기 주파수 제어 신호를 발생하는 단계를 포함한다.
본 발명의 스펙트럼 신호 수신 장치는 첨부된 도면을 참조하여 아래에 보다 상세히 설명한다.
제3도는 본 발명에 따른 스펙트럼 확산 신호 수신 장치의 구조를 설명하는 블록 다이어그램. 제3도를 참조하면, 상기 스펙트럼 확산 신호 수신 장치는 정보 신호 및 파이롯 신호로 구성된 스펙트럼 확산 신호를 수신하는 안태나(1), 한 기준 신호를 기초하여 수신된 신호를 정보 신호 및 파이롯 신호 각각의 출력 직교 신호(I 및 Q)로 복조하는 직교 복조기(2), 직교 신호를 디지탈 형태로 변환하는 디지탈(A/D) 변환기(51및 52), 송신측 상의 확산에 상응하는 역확산을 실행하는 그들 디지탈 직교 신호를 직교 신호에 입력하는 확산 상관 복조기(71내지 74), 기준 클럭 신호에 응답하여 확산 상관 복조기(71내지 74) 각각에 공급하기 위해 확산 코드 순서(PN)를 발생하는 확산 코드 발생기(3), 주파수 제어 신호에 기초하여 기준 클럭 신호를 발생하여 확산 코드 발생기(3) 및 직교 복조기(2)에 공급하는 전압 제어 발진기(VCO)와, 역확산 상관 복조기(72및 73)의 출력으로부터 주파수 제어 신호를 계산하여 VOC(9)에 공급하는 주파수 제어 신호 계산 회로(4)를 포함한다.
다음, 본 발명에 원리를 설명한다. 노스 아메리카에서 표준화된 TLAIS 95에 있어서, 한 정보 신호 및 파이롯 신호는 기지국의 전송 장치로부터 전송 신호로서 항상 중첩 및 전송된다. 파이롯 신호는 정보 신호를 확산하는데 이용되는 확산 코드 순서와 다른 확산 코드 순서를 이용하여 확산된다. 상기 이유로 인하여, 기지국 송신 장치와 수신 장치 사이의 동기는 파이롯 신호를 이용하여 설정될 수 있다. 이 경우에, 스펙트럼 확산은 전송되는 캐리어 파형의 동위상 성분과 직교 성분의 상이한 확산 코드 순서를 이용하여 실행된다.
임의 시간(t)에서 수신 장치에 의해 수신된 신호[S(t)]를 직교 복조하고, 송신 장치에서 확산에 이용된 PN 코드 순서를 이용한 파이롯 신호의 동위상 성분 및 직교 성분(이하, I 성분 및 Q 성분이라 칭함)을 역확산하여 얻은 Ip(t) 및 Qp(t)라 가정한다. 유사하게, △t 만큼 지연된 시간(t) 이후에 수신된 신호[S(t + △t)를 역확산하여 얻어진 신호[Ip(t + △t) 및 Qp(t + △t)]라 칭한다. 그들 상이한 시간에서 수신된 신호는 I 및 Q 상관을 이용하여 제4도에 도시되어 있다. 제4도는 본 발명의 원리를 설명하는 다이어그램이다. 황좌표는 I 이고, 종좌표는 Q 이다. 수신된 신호는 시간 간격(△t) 동안 각도(△) 만큼 S(t)에서 S(t + △t) 까지 회전됨을 제4도로부터 알 수 있다. 상기 상이한 두 시간에서 두 신호[S(t) 및 S(t + △t)]가 IQ 좌표의 이용에 의해 표시되고, S(t) 및 S(t + △t)는 다음 식으로 표시된다.
[수학식1]
S(t) = Ip(t)+jQ(t) (11)
S(t + △t) = Ip(t + △t) + jQ(t + △t) (12)
여기서, j는 허수 성분을 나타낸다. 또한, I 성분과 Q성분이 진폭 성분(R)과 각도 성분()을 나타낸다면, S(t) 및 S(t + △t)는 다음 식으로 나타낸다.
[수학식 2]
S(t) = R(t){cos(t) + j sin(t)(21)
S(t + △t) =R(t + △t){cos(t + △t) +j sin(t + △t)(22)
만일, S(t) 및 S(t + △t)의 I 성분 및 Q 성분의 크로스 방식으로 승산되어, 그 계산 결과는 가산 및 감산된다면, 다음 결과를 얻는다.
[수학식 3]
I(t)*Q(t + △t) - I(t + △t)*Q(t)
=R(t)*R(t + △t){cos(t)*sin(t + △t)
- cos(t + △t)*sin(t)
=R(t)*R(t + △t){sin[(t) -(t + △t)]........(3)
시간(t)에서 시간(t + △t) 까지의 시간 간격 동안 각도 변위량 △= [(t) -(t + △t)]의 사인 성분이 얻어지는 식(3)으로부터 알 수 있다. 식(3)의 출력이 제로, 즉 △가 0으로 설정되면, 시간 간격(△t)동안 주파수 변위량이 0으로 설정되는 것과 동일하게 된다. 상기는 f(t) 가 임의 시간(t)에서 식[(t) = 2ft]로부터 얻어질 수 있다. 따라서, 식(3)의 출력이 제로로 설정되도록 VCO(9)를 제어하여, 수신된 주파수 변위량을 제거할 수 있고, 수신된 신호의 주파수 안정을 도모할 수 있다. 즉, 본 발명의 한 특징에 있어서, 주파수 제어 신호 계산 회로(4)는,
[수학식 4]
R(t)*R(t + △t){sin[(t) -(t + △t)]= 0
으로 되도록 VCO(9)를 제어하는 섹션을 포함하는데, 여기서, R(t), R(t + △t),(t) 및(t + △t)는 시간(t)에서 직교 성분(I 및 Q)으로부터 합성되고, △t 는 진폭 성분(R) 및 각도 성분()으로 표시된다. 아날로그 신호를 디지탈 신호로 각각 변환하는 아날로그-디지탈 변환기(51및 52)는 직교 변조기(2)의 출력측에 제공된다.
스펙트럼 확산 통신 시스템에 있어서, 임의 정보 순서는 정보 순서의 주파수 보다 높은 주파수를 갖는 확산 코드 정보 수신에 의해 승산되고, 전송 장치로부터 전송된다. 수신 장치에 있어서, 역확산 프로세스는 정보 신호를 검색하기 위해 확산 코드 순서를 이용하여 수신된 신호를 처리한다. PN 코드 순서는 일반적으로 확산 및 역확산을 위해 이용된다. 상기 PN 코드 순서는 자체 상관 함수가함수가 됨을 특징으로 한다. 상기 PN 코드 순서는 전송측과 수신측 사이에 동기가 완전히 설정될 때 최대 상관 결과를 가지며, 그렇지 않은 경우에는 거의 0과 같게 된다. 즉, 수신 장치에서 역확산에 이용되는 확산 코드 순서가 시간과 위상에 대해 송신 장치에서 확산에 이용되는 확산 코드 순서에 완전히 일치되는 경우에 있어서, 상관 결과는 최대가 된다. 따라서, 역확산 코드 순서를 발생하는 PN 확산 코드 발생기(3)를 구동하기 위해 이용된 VCO(9)를 제어하게 위해, 상관 결과가 최대 인지의 여부에 관한 정보가 이용된다. 본 발명에 있어서, 상이한 시간(t 및 t+△t)에서 수신된 신호의 I 성분 및 Q 성분에 대해 역확산(상관)을 실행하고, 역확산 결과를 제곱하며, 제곱된 결과를 가산하여 얻어진 전력 값은 크기로 비교된다.
식(3)으로부터 얻어진 제어 신호는 상기 비교 결과에 따라 제어된다. 그로 인해, 상기 회로는 간단화될 수 있으며, 주파수 동기에 필요한 상관 회로의 수 및 화로의 처리 단계의 수가 감소된다. 따라서, 전체의 수신 장치의 전력 소모가 감소된 주파수 동기 유지 유닛을 갖는 확산 스펙트럼 신호 수신 장치를 실현할 수 있다.
다음은 본 발명의 실시예의 동작을 설명한다. 수신 안테나(1)에 의해 수신된 신호는 복조된 신호의 I 성분 및 Q 성분을 형성하기 위해 VCO(9)에 의해 발생된 클럭 신호에 응답하여 직교 복조기(2)에 의해 직교 복조 처리된다. 상기 I 성분 및 Q 성분은 A/D 변환기(51및 52)에 입력되어 디지탈 신호로 변환된다. A/D 변환기(51및 52)의 출력은 역확산 상관 복조기(71내지 및 74)에 각각 출력된다. 상기 역확산 상관 복조기(71)는 정보 채널의 I 성분에 대해 역확산 상관 복조를 실행하고, 역확산 상관 복조기(72)는 파이롯 채널의 I 성분에 대해 역확산 상관 복조를 실행한다. 역확산 상관 복조기(73)는 파이롯 채널의 Q 성분에 대해 역확산 상관 복조를 실행하고, 역확산 상관 복조기(74)는 정보 채널의 Q 성분에 대해 역확산 상관 복조를 실행한다. 역확산 상관 복조기(71내지 및 74)는 이용된 신호에서 서로 다르지만, PN 코드 순서는 동일한 회로 구성을 갖는다. 역확산 상관 복조기(71내지 및 74) 각각은 승산기 및 합계 회로를 포함한다.
확산 코드 발생기(3)는 I 및 Q 성분에 대해서, VCO(9)에 의해 발생된 클럭 신호에 응답하여, 역확산 상관 복조기(71내지 및 74)에서 역확산에 이용되는 PN 코드 순서를 발생한다. 본 발명의 실시예에 있어서, PNj(d), PNq(d), PNj(p) 및 PNq(p)는 정보 채널의 I 성분 및 Q 성분과 PN 코드 순서로서 파이롯 채널의 I 성분 및 Q 성분에 대해 각각 발생된다.
예를 들어, 역확산 상관 복조기(71)에 있어서, 확산 프로세스는 확산 코드 발생기(3)에 의해 발생된 PN 코드 순서[PNj(d)]를 이용하는 A/D 변환기(51)의 출력에 대해 실행된다. 실제로, PNj(d)와 A/D 변환기(51)는 승산기(61)에 의해 승산되고, 그 승산 결과는 선정된 수만큼 합계 회로(8)에 의해 가산된다.
정보 채널의 I 성분 및 Q 성분에 대한 역확산 상관 복조기(71및 74)의 출력(Id 및 Qd)은 다음 단의 복조 회로에 출력되고, 파이롯 채널의 I 성분 및 Q 성분에 대한 역확산 상관 복조기(72및 73)의 출력(Ip 및 Qp)은 주파수 제어 신호 계산 회로(4)와 다음 단의 복조 회로에 출력된다.
제5도 내지 제11도를 참조하여 상기 주파수 제어 신호 계산 회로(4)를 설명한다. 제5도는 VCO(9)의 전압-주파수 특성을 나타내는 그래프이다. 횡좌표는 인가된 전압(V)을 나타내고, 종좌표는 주파수(Hz)를 나타낸다. 제5도에 도시된 전압-주파수 특성은 클럭 신호를 발생하는 VCO(9)에 이용된다. 그로 인해, 보다 큰 전압을 형성하여 클럭 신호의 주파수를 증가시킬 수 있으며, 보다 작은 전압을 형성하여 주파수를 감소시킬 수 있다.
제6도 내지 제11도는 계산 결과가 단지 식(3)으로 얻어지는 방식으로 제6도 내지 제11도에 도시된 것 같은 회로 구조를 갖는 주파수 제어 신호 계산 회로(4)의 내부 구조예를 설명하는 다이어그램이다. 또한, 주파수 제어 신호 계산 회로는 확산 코드 발생기(3)와 직교 복조기(2)를 구동시키는데 이용되는 클럭 신호를 발생하는 VCO(9)에 제어 신호(fcont)를 출력한다. 그들 예는 다음에 설명한다.
우선, 제6도를 참조하면, 주파수 제어 신호 계산 회로(4)의 제1예를 설명한다. 주파수 제어 신호 계산 회로(4)이 제1예는 신호(Ip 및 Qp)의 합계 회로(101및 102), 지연 회로(111및 112), 승산기(62및 132), 감산기(121), 승산기(64)와, 가산기(122) 및 지연 회로(13)로 구성된 네가티브피드백 회로를 포함한다.
주파수 제어 신호 계산 회로의 제1예에 있어서, 역확산 상관 복조기(72및 73)의 입력 신호(Ip 및 Qp)는 합계 회로(101및 102)에 의해 합산되어, 신호[Ip(t) 및 Qp(t)]를 각각 발생한다. 상기 동작은 역확산 신호의 저역 통과 필터로서 기능을 하고, 통신 전송 경로에 발생되는 노이즈 신호처럼 바람직하지 못한 신호를 제거한다. 또한, 전송 경로 상의 노이즈 상태에 기초한 시간 상수 또는 합계 시간을 변경시켜 필터 특성을 변화시킬 수 있다. 역확산된 신호의 주파수 성분을 필터링하여 얻어진 신호[Ip(t) 및 Qp(t)]와 시간 간격(△t) 만큼 전류 시간 이전에 수신 및 역확산된 신호[Ip(t-△t) 및 Qp(t-△t)] 신호는 이전에 필터되고, 지연 소자(111및 112)에 의해 지연되고, 식(3)에 계산된다. 즉, 신호[Ip(t-△t) 및 Qp(t)]는 승산기(62)에 의해 승산되고, 신호[Ip(t) 및 Qp(t-△t)] 및 승산기(132)에 의해 승산된다. 상기 승산기(132)의 승산 결과는 상기 승산기(62)의 승산 결과로부터 승산되어 식(3)의 계산 결과를 얻는다. 상기 감산 결과는 승산기(64)의 선정된 계수(k)로 승산된다. 상기 언급된 계수는 제어의 응답에 관련된 계수이고, 응답 계수로서 칭한다. 상기 계수의 값은 무응답(dull response)에 약간 기여한다. 승산기(64)의 승산 결과는 가산기(122)에 공급되고, 주파수 제어 신호(font)의 네가티브 피드백 량에 가산된다. 상기 가산 결과는 지연 회로(13)에 의해 지연되고, 그 지연 결과는 주파수 제어 신호(font)로서 공급된다.
수신된 신호의 주파수가 수신 장치에서 발생된 신호의 주파수와 바로 이전에 비교되는 경우, 즉 수신된 신호가 제4도에 도시된 포지티브 방향(비록, 시간(t) 및 시간(t+△t)dl 제4도에 개제되어 있지만, 그 회전은 시간(t-△t)과 시간(t) 사이의 관계와 동일함을 주의)으로 회전되는 경우에 있어서, 식(3)의 출력은 sin(t-△t) -(t)가 된다. 이는 포지티브 값 및 주파수 제어 신호(font)의 값이 되는데, 즉 VCO(9)에 의해 발생된 클럭 신호의 주파수가 증가되도록 제어된다. 그로인해, 수신 장치에 이용된 클럭 신호와 수신된 신호 사이의 주파수 동기는 제어된다.
제7도에 도시된 회로에 있어서, 승산기(64)는 제6도에 도시된 회로에서 제어 스위치(161)와 대치된다. 즉, 식(3)의 계산 결과가 포지티브 또는 네가티브인가를 나타내는 정보만을 이용하여 주파수 유지를 실행한다. 상기는 주파수 시프트 방향이 포지티브 또는 네가티브인지를 나타내는 정보만을 기초로 하여 주파수 유지 동작을 실행함을 의미한다. 제어 스위치(161)에 있어서, 감산기(121)의 감산 결과가 포지티브일 때, 응답 계수(k)가 선택되고, 감산 결과가 네가티브일 때는 응답 계수(-k)가 선택된다. 그 선택된 응답 계수는 다음 단의 네가티브 피드백 회로에 공급된다. 상기 회로 구조에 있어서, 승산기(64)에서 승산하는 것을 제거하여 회로 사이즈의 감소를 실현한다. 그 방법에 따라, 수신 장치에서 이용된 클럭 신호와 수신된 신호 사이의 주파수 동기는 제어된다.
제8도에 도시된 회로는 제7도에 도시된 회로의 복조이다. 제7도의 제어 스위치(161)는 제어 스위치(162) 및 승산기(64)로 대치된다. 제어 스위치(161)는 계산 결과(a)가 포지티브일 때 1로 선택되고, 계산 결과(a)가 네가티브일 때 -1로 선택되도록 식(3)의 결과(a)를 기초로 한 값을 출력한다. 그 출력은 승산기(64)에서 응답 계수(k)에 의해 승산되고, 주파수 제어 신호(fcont)는 다음 단의 네가티브 피드백 회로에서 계산되어 그로부터 출력된다. 상기 방식에 있어서, 수신 장치에서 이용된 클럭 신호와 수신된 신호 사이의 주파수 동기는 제어된다. 상기 회로 구조에 있어서, 승산될 응답 계수(k)를 변화시켜 수신 방식에 따라 주파수 제어용 응답 속도를 적당히 변화시켜 쉽게 이루어질 수 있다. 유사하게, 제7도에 도시된 회로 구조에 있어서, 주파수 제어용 응답 속도는 k 또는 -k의 응답 계수를 선택하여 변화시킬 수 있다. 그러나, 두 개의 계수가 응답 속도를 변화시킴과 동시에 반드시 변경되어야 한다.
제9도에 도시된 회로에 있어서, 제8도에 도시된 회로에 제곱 회로(141및 142), 가산기(123), 지연 회로(113) 및 감산기(15)가 부가되어 있다. 또한, 계산 결과(a)는 제어 스위치(162)의 한 노드에 연결된다. 상기 제어 스위치(162)의 다른 노드는 접지에 연결된다. 제어 스위치(162)는 감산기(15)의 감산 결과(b)에 의해 제어된다. 신호[Ip(t) 및 Qp(t)]는 제곱 회로(101및 102)에 공급되어 제곱 처리된다. 그 제곱 처리된 결과는 가산기(123)에 의해 가산된다. 상기 가산기(123)의 결과는 감산기(15) 및 지연 회로(113)에 의해 지연된 신호는 가산기(123)의 가산 결과로부터 감산되어 감산 결과(b)를 발생한다.
역확산 상관 복조기(72 및 73)로부터 입력된 신호(Ip 및 Qp)는 합산 회로(101및 102)에서 각각 합산되어 상기 신호를 필터링하여 전송 경로 상에 발생된 노이즈의 고주파수 성분을 제거한다. 상기 필터링 처리된 신호는 Ip(t) 및 Qp(t)이다. 식(3)은 지연 소자(111및 112)에서 신호[Ip(t) 및 Qp(t)와, IP(t - △t) 및 QP(t - △t)를 이용하여 계산된다. 그 계산 결과(a)는 제어 스위치(162)에 인가된다. 동시에, 제어 신호(fcont)의 값은 상이한 시간에 수신된 Ip(t) 및 Qp(t)의 전력의 크기에 기초하여 제어된다. 합산 회로(101및 102)의 출력[IP(t) 및 QP(t)]은 제곱 회로(101및 102)에 의해 각각 제곱 처리된다. 그 결과는 가산기(123)에 의해 가산되어 시간(t)에서 수신 전력[P(t)]을 유도한다. 상기 전력(P(t)]으로부터 지연회로(113)에서 시간(t - △t)에서 전력[P(t - △t)]를 감산하여, 시간 간격(△t)동안 수신 전력의 변화(b)가 결정될 수 있다. 감산기(15)의 출력이 포지티브인 경우에, 즉, 시간 간격(△t)동안 수신 장치에서 PN 코드 순서를 이용하여 수신된 신호의 역확산 상관 결과가 증가하는 방향으로 주파수가 시프트되는 경우에, 제어 스위치(162)에서 0(제9도에서 접지쇼트-회로 수단 0)이 선택된다. 그 결과로, 식(3)의 계산 결과(a)가 다음 단의 네가티브 피드백 회로에 공급되지 않는 방식으로 제어가 실행된다. 상기 경우에 있어서, 가산기(122) 및 지연 소자(13)로 구성된 네가티브 피드백 회로에서 0이 가산된다. 그 결과로, 주파수 제어 신호(fcont)가 변환하지 않기 때문에, 시간 간격(△t) 이전에 동일한 주파수 제어 신호가 출력된다. 반면에, 역으로, 가산기(15)의 감산 결과(b)가 네가티브인 경우에, 상기 제어 스위치(162)는 식(3)의 계산결과(a)가 다음 단의 네가티브 피드백 회로에 인가되는 방식으로 제어되는데, 그 이유는 수신 장치에서 PN 코드 순서를 이용하여 수신된 신호이 역확산 상관 결과가 감소되는 방향으로 주파수가 시프트되기 때문이다. 그 결과, 제어신호(fcont)는 변화한다. 상기 방식에 있어서, 수신 장치에서 PN 코드 순서를 이용하여 수신된 신호의 역확산 상관 결과의 전력값을 비교하고, 그 이후에, 주파수 제어 신호(fcont)를 제어하여, 수신 장치에서 PN 코드 순서를 이용하는 수신된 신호의 역확산 상관 결과가 항상 최대를 갖도록 수신 장치에 이용된 클럭 신호에 대해 주파수 동기가 실행된다.
제9도의 주파수 제어 신호 계산 회로(4)에 있어서, 식(3)의 계산 결과(a)가 공급되는 지의 여부가 각각의 시간에서 역확산 상관 전력의 감산 결과(b)에 따라 제어된다. 식(3)의 계산 결과(a)는 수신 장치의 PN 코드 순서를 이용한 수신된 신호의 역확산 상관 결과가 감소하는 방향으로 주파수가 시프트될 때에만 다음 단의 네가티브 피드백 회로에 공급된다. 그러나, 상기의 경우에 있어서, 자동 주파수 제어(AFC)의 응답이 송신 경로 상에 발생되는 페이딩의 경우에서처럼 갑작스런 주파수 변화를 추적할 수 없을 가능성이 있을 수 있다. 상기 이유로, 제10도에 도시된 회로에 있어서, 계산 결과(a)는 승산기(64)에 항상 공급된다. 또한, 제어 스위치(163)는 제어 스위치(162) 대신에 제공되어, 감산 결과(b)에 응답하여 두 개의 계수(k1 및 k2)중 한 계수를 선택한다. 결과적으로, 식(3)의 계산 결과(a)에 대해 승산되는 응답 계수는 감산 결과(b), 즉 전력의 변화에 따라 선택된다. 상기는 주파수 제어 신호를 제어할 수 있다. 즉, 감산 결과(b)가 포지티브인 경우에, 수신 장치에서 PN 코드 순서를 이요하여 수신된 신호의 역확산 상관 결과가 증가하는 방향으로 주파수가 시트프되고, 응답 계수(k1)는 식(3)의 계산 결과(a)가 작은 량에 의해 다음 단의 네가티브 피드백에 영향을 주는 작은 값으로 설정되어, 결과적으로, 주파수 제어 신호(fcont)의 무응답을 나타낸다. 반면에, 감산 결과(b)가 네가티브인 경우에, 응답 계수(k2)는 식(3)의 계산 결과(a)가 큰 량에 의해 다음 단의 네가티브 피드백에 영향을 주어, 결과적으로, 주파수 제어 신호(fcont)의 날카론운 응답을 나타내도록 큰 값으로 설정된다. 따라서, 수신 장치에서 PN 코드 순서를 이용하여 수신된 신호의 역확산 상관 결과가 최소값을 갖도록 수신 장치에 이용된 클럭 신호의 주파수 동기의 응답 속도를 변경시킬 수 있다. 제11도에 도시된 회로는 제10도에 도시된 회로의 변경된 회로이다. 상기 회로에 있어서, 제어 스위치(164)는 감산기(121)와 승산기(64) 사이에 제공된다. 제어 스위치(164)는 계산 결과(a)에 의해 제어되고, 식(3)의 계산 결과(a)의 포지티브/네가티브 값에 따라 응답 계수, 즉 1 또는 -1 의 포지티브 및 네가티브 값 중 한 값을 출력한다. 또한, 제어 스위치(163)는 PN 코드 순서를 이용하여 시간 간격(△t)이후에 역확산 상관이 수신된 신호에 대해 실행될 때 전력의 변화(b)의 포지티브/네가티브 값에 따라 승산기(64)에서 승산되는 응답 계수의 진폭을 선택한다. 따라서, 역확산 상관 전력의 비교 결과(b) 에 따라 선택된 응답 계수(k1 또는 k2)는 승산기(64)에 식(3)의 계산 결과(b)에 따라 선택된 포지티브 방향 또는 네가티브 방향, 즉 1(또는 -1) 로 되는 지를 나타내는 정보로 승산된다. 승산기(64)의 출력은 다음 단의 네가티브 피드백 회로에 공급된다. 상기 방식에 있어서, 수신 장치에 이용된 클럭 신호의 주파수 동기는 수신 장치의 PN 코드 순서와 수신된 신호의 확산 상관 결과가 최대를 가지며, 그 결과 실현 가능한 주파수 동기 가능성을 나타내도록 변화될 수 있다.
제12도는 본 발명의 제2실시예에 따른 확산 스펙트럼 신호 수신 장치를 도시한 블록 다이어그램이다. 제12도에 도시된 회로에 있어서, 복조 회로(22) 및 수신된 량 검출 섹션(24)은 제3도에 도시된 회로에 부가된다. 상기 검출 섹션(24)은 공지된 기술을 이용하여 프레임 에러율 또는 심볼 에러율을 통해 수신된 신호량을 검출하고, 시상수 또는 합산 회수로 역확산 상관 복조기(71 내지 74)의 합산 회로(8) 및/또는 주파수 제어 신호 계산 회로(4)의 합산 회로(101 및 102)를 제어한다.
상기 기술한 것처럼, 본 발명에 따라, 회로를 간단히 할수 있고, 사이즈를 감소시킬 수 있다. 그로 인해, 전력 소비를 감소시킬 수 있다. 또한, 바람직하게, 역확산 상관 복조기의 출력으로부터 선정된 상이한 시간에서 수신된 전력값이 계산되고, 주파수 제어 신호의 응답 속도는 계산된 전력값의 변화에 따라 제어된다. 그로 인해, VCO의 응답 속도는 수신된 전력값이 페이딩 또는 느린 변화로 인해 갑작스럽게 변화하는 것을 기초로 하여 변경시킬 수 있다. 따라서, 클럭 신호의 주파수 내의 불필요한 변화를 피할 수 있다. 응답 속도를 변경시키기 위해, 제어 신호는 선정된 계수로 승산될 수 있다. 또한, 바람직하게, 직교 성분을 통과시키는 저역 통과 필터는 그들의 고주파수 노이즈 성분을 제거하기 위해 제공된다. 또한, 바람직하게, 송신 경로의 상태에 따라 시상수가 적당히 변경된다. 결과적으로, VCO에 대한 제어 신호의 정밀도가 보다 개선될 수 있다.

Claims (18)

  1. 스펙트럼 확산 신호 수신 장치에 있어서, 클럭 신호에 따라 수신된 신호를 복조하여 정보 신호의 제1 및 제2직교 성분과 파이롯 신호의 제1 및 제2직교 성분을 발생하는 복조 수단; 상기 클럭 신호에 응답하여 상기 정보 신호의 제1 및 제2직교 성분과 상기 파이롯 신호의 제1 및 제2직교 성분 각각에 대해, 한 전송 측에 이용되는 것과 동일한 확산 코드 순서를 발생하는 확산 코드 발생 수단; 상응하여 발생된 확산 코드 순서를 이용하여 상기 정보 신호의 제1 및 제2직교 성분과 파이롯 신호의 제1 및 제2직교 성분을 각각을 역확산하는 역확산 수단; 한 주파수 제어 신호에 따라 상기 클럭 신호를 발생하여 상기 복조 수단과 상기 확산 코드 발생 수단에 공급하는 클럭 신호 발생 수단과; 상기 확산된 파이롯 신호의 제1 및 제2직교 성분으로부터 상기 주파수 제어 신호를 발생하는 주파수 제어 신호 발생 수단을 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
  2. 제1항에 있어서, 상기 클럭 신호 발생 수단은 한 주파수 제어 신호에 기초하여 결정된 주파수를 갖는 상기 클럭 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신장치.
  3. 제1항에 있어서, 상기 주파수 제어 신호 발생 수단은 제1시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제1확산 파이롯 신호와 제2시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제2확산 파이롯 신호 사이를 변화하는 것에 상응하는 상기 주파수 제어 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
  4. 제1항에 있어서, 상기 주파수 제어 신호 발생 수단은 제1시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제1확산 파이롯 신호와 제2시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제2확산 파이롯 신호 사이의 차이에 상응하는 상기 주파수 제어 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
  5. 제1항에 있어서, 상기 주파수 제어 신호 발생 수단은 한 계수에 상응하는 상기 주파수 제어 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
  6. 제1항에 있어서, 상기 주파수 제어 신호 발생 수단은 제1시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제1확산 파이롯 신호와 제2시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제2확산 파이롯 신호 사이의 차이와 한 계수에 상응하는 상기 주파수 제어 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
  7. 제5항 또는 제6항에 있어서, 상기 주파수 제어 신호 발생 수단은 제4시간에서 상기 제1확산 파이롯 신호의 전력과 상기 제2확산 파이롯 신호의 전력 사이의 차이에 따라 두 개의 계수 중 한 계수를 선택하는 수단을 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
  8. 제1항에 있어서, 상기 주파수 제어 신호 발생 수단은 상기 제1확산 파이롯 신호의 제1 및 제2직교 성분으로부터 고주파수 노이즈 성분을 제거하는 수단을 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
  9. 제8항에 있어서, 상기 정보 신호의 제1 및 제2직교 성분과 상기 파이롯 신호의 제1 및 제2직교 성분으로부터 수신된 신호의 량을 검출하는 수단과; 고주파수 노이즈 성분을 제거하기 위해 검출된 량을 기초하여 결정된 시간 간격 동안 상기 파이롯 신호의 제1 및 제2직교 성분을 합하는 합계 수단을 더 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
  10. 제1항에 있어서, 상기 주파수 제어 신호 발생 수단은, R(t) 및(t)rk 시간(t)에서 상기 확산된 파이롯 신호의 제1 및 제2직교 성분을 합성하여 얻어진 신호의 진폭 및 각도이고, R(t +t) 및(t +t)가 시간(t +)에서 상기 확산된 파이롯 신호의 제1 및 제2직교 성분을 합성하여 얻어진 신호의 진폭 및 각도인 R(t)*R(t +t){sin((t) -(t +t)가 제로로 설정되도록 상기 클럭 신호 발생 수단을 제어하는 수단을 포함하는 것을 특지응로 하는 스펙트럼 확산 신호 수신 장치.
  11. 제1항에 있어서, 상기 주파수 제어 신호 발생 수단은, 상기 파이롯 신호의 제1직교 성분에 상응하는 제1성분 신호를 선정된 시간 간격에 의해 지연시키는 제1지연수단; 상기 파이롯 신호의 제2직교 성분에 상응하는 제2성분 신호를 선정된 시간 간격에 의해 지연시키는 제2지연수단; 제1승산 결과를 얻기 위해 상기 제2성분 신호에 의해 상기 지연된 제1성분 신호를 승산하는 제1성분 신호를 승산하는 제1승산기; 제2승산 결과를 얻기 위해 상기 제1성분 신호에 의해 상기 지연된 제2성분 신호를 승산하는 제2승산기; 감산 결과를 얻기 위해 상기 제1승산 결과로부터 상기 제2승산 결과를 감산하는 감산기; 상기 감산 결과를 이용하여 베이스 제어 신호를 발생하는 베이스 제어 신호 발생 수단과; 베이스 제어 신호에 따라 상기 주파수 제어 신호를 발생하기 위해, 네가티브 피드백 루프를 설정하기 위해 베이스 제어 신호에 상기 주파수 제어 신호를 네가티브적으로 가산하는 가산기와, 상기 클럭 발생 수단 및 상기 가산기에 상기 주파수 제어 신호를 공급하기 위해 상기 가산기의 가산 결과를 지연시키는 지연 회로로 구성된 네가티브 피드백 회로를 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
  12. 제1항에 있어서, 상기 주파수 제어 신호 발생 수단은, 상기 파이롯 신호의 제1직교 성분에 상응하는 제1성분 신호를 선정된 시간 간격에 의해 지연시키는 제1지연수단; 상기 파이롯 신호의 제2직교 성분에 상응하는 제2성분 신호를 선정된 시간 간격에 의해 지연시키는 제2지연수단; 제1승산 결과를 얻기 위해 상기 제2성분 신호에 의해 상기 지연된 제1성분 신호를 승산하는 제1승산기; 제2승산 결과를 얻기 위해 상기 제1성분 신호에 의해 상기 지연된 제2성분 신호를 승산하는 제2승산기; 감산 결과를 얻기 위해 상기 제1승산 결과로부터 상기 제2승산 결과를 감산하는 제1감산기; 상기 제1감산 결과와 한 제2감산 결과를 이용하여 베이스 제어 신호를 발생하는 베이스 제어 신호 발생 수단과; 베이스 제어 신호에 따라 상기 주파수 제어 신호를 발생하기 위해, 네가티브 피드백 루프를 설정하기 위해 베이스 제어 신호에 상기 주파수 제어 신호를 네가티브적으로 가산하여 제1가산 결과를 얻는 제1가산기와, 상기 클럭 발생 수단 및 상기 가산기에 상기 주파수 제어 신호를 공급하기 위해 상기 제1가산기의 제1가산 결과를 지연시키는 제1지연 회로로 구성된 네가티브 피드백 회로; 상기 제1성분 신호를 자승하는 제1자승 회로; 상기 제2성분 신호를 자승하는 제2자승 회로; 제2가산 결과를 얻기 위해 자승된 제1성분 신호와 자승된 제2성분 신호를 부가하는 제2가산기; 상기 가산기의 제2가산 결과를 지연시키는 제2지연 회로와; 상기 제2감산 결과를 상기 베이스 제어 신호 발생 수단에 공급하기 위해 상기 제2지연 회로에 의해 지연된 제2부가 결과를 감산하여 상기 제2감산 결과를 얻는 제2감산기를 포함하는 것을 특징으로 하는 스펙트럼 확산 신호 수신 장치.
  13. 스펙트럼 확산 시스템 내에 수신된 신호를 복조하기 위한 방법에 있어서, 클럭 신호에 따라 수신된 신호를 복조하여 정보 신호의 제1 및 제2직교 성분과 파이롯 신호의 제1 및 제2직교 성분을 발생하는 복조 단계; 상기 클럭 신호에 응답하여 상기 정보 신호의 제1 및 제2직교 성분과 상기 파이롯 신호의 제1 및 제2직교 성분 각각에 대해, 한 전송측에 이용되는 것과 동일한 확산 코드 순서를 발생하는 단계; 상응하여 발생된 확산 코드 순서를 이용하여 상기 정보 신호의 제1 및 제2직교 성분과 파이롯 신호의 제1 및 제2직교 성분의 각각을 역확산하는 역확산하는 단계; 한 주파수 제어 신호에 따라 상기 클럭 신호를 발생하는 단계와; 상기 확산된 파이롯 신호의 제1 및 제2직교 성분으로부터 상기 주파수 제어 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 스펙트럼 확산 시스템 내에 수신된 신호를 복조하는 방법.
  14. 제13항에 있어서, 상기 클럭 신호를 발생하는 단계는 한 주파수 제어 신호에 기초하여 결정된 주파수를 갖는 상기 클럭 신호를 발생하는 단계를 포함하는 것을 특징으로 한느 스펙트럼 확산 시스템 내에 수신된 신호를 복조하는 방법.
  15. 제13항에 있어서, 상기 주파수 제어 신호를 발생하는 단계는, 제1시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제1확산 파이롯 신호와 제2시간에서 확산된 파이롯신호의 제1 및 제2직교 성분으로 구성된 제2확산 파이롯 신호 사이를 변화하는 것에 상응하는 상기 주파수 제어 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 스펙트럼 확산 시스템 내에 수신된 신호를 복조하는 방법.
  16. 제13항에 있어서, 상기 주파수 제어 신호를 발생하는 단계는 제1시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제1확산 파이롯 신호와 제2시간에서 확산된 파이롯 신호의 제1 및 제2직교 성분으로 구성된 제2확산 파이롯 신호 사이의 차이 또는 선정된 계수, 또는 상기 둘 모두에 상응하는 상기 주파수 제어 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 스펙트럼 확산 시스템 내에 수신된 신호를 복조하는 방법.
  17. 제16항에 있어서 상기 주파수 제어 신호 발생 수단은 제3시간에서 상기 제1확산 파이롯 신호의 전력과 제4시간에서 상기 제2확산 파이롯 신호의 전력 사이의 차이에 따라 두 개의 계수 중 한 계수를 선택하는 단계를 포함하는 것을 특징으로 하는 스펙트럼 확산 시스템 내에 수신된 신호를 복조하는 방법.
  18. 제13항에 있어서, 상기 정보 신호의 제1 및 제2직교 성분과 상기 파이롯 신호의 제1 및 제2직교 성분으로부터 수신된 신호의 량을 검출하는 단계와; 고주파수 노이즈 성분을 제거하기 위해 검출된 량을 기초하여 결정된 시간 간격 동안 상기 파이롯 신호의 제1 및 제2직교 성분을 합하는 단계를 더 포함하는 것을 특징으로 하는 스펙트럼 확산 시스템 내에 수신된 신호를 복조하는 방법.
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