KR100201779B1 - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
본 발명은 반도체 장치 제조방법에 있어서, 제1 반도체 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막상에 제2 절연막을 형성하는 단계; 제2 반도체 기판상에 박막의 산화막을 형성하고, 상기 박막의 산화막과 상기 제2 절연막을 접착하는 단계; 화학·기계적 연마 방식으로 상기 제2 반도체 기판 상부를 소정두께만큼 제거하는 단계; 전체구조 상부에 게이트 산화막, 게이트 전극을 형성하는 단계, 및 상기 제2 반도체 기판의 기판 소정 부위에 접합층을 형성하는 단계를 포함하여 이루어진다.A semiconductor device manufacturing method includes: forming a first insulating film on a first semiconductor substrate; Forming a polysilicon film on the first insulating film; Forming a second insulating film on the polysilicon film; Forming an oxide film of a thin film on a second semiconductor substrate and adhering the oxide film of the thin film and the second insulating film; Removing the upper portion of the second semiconductor substrate by a predetermined thickness by chemical and mechanical polishing; Forming a gate oxide film and a gate electrode on the entire structure, and forming a bonding layer on a predetermined portion of the substrate of the second semiconductor substrate.
Description
제1도는 종래의 SOI 구조를 가진 모스 트랜지스터의 단면도.1 is a cross-sectional view of a MOS transistor having a conventional SOI structure.
제2도는 본 발명의 일실시예에 따른 모스 트랜지스터 제조 공정도.2 is a MOS transistor manufacturing process according to an embodiment of the present invention.
제3도는 본 발명의 다른 실시예에 따른 모스 트랜지스터의 단면도.3 is a cross-sectional view of a MOS transistor according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11, 21, 25 : 실리콘 웨이퍼 12 : 매몰 산화막11, 21, 25: silicon wafer 12: buried oxide film
13, 23 : 소오스 14, 24 : 드레인13, 23: source 14, 24: drain
15 : 채널 영역 16, 26 : 게이트 산화막15: channel region 16, 26: gate oxide film
17, 27 : 게이트 전극 22a, 22b : 산화막17, 27: gate electrode 22a, 22b: oxide film
28 : 폴리실리콘막28: polysilicon film
본 발명은 반도체 제조 분야에 관한 것으로, 특히 DRAM 등의 반도체 장치의 기본소자인 모스 트랜지스터(MOS transistor) 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor manufacturing, and more particularly, to a MOS transistor, which is a basic element of a semiconductor device such as DRAM, and a manufacturing method thereof.
일반적으로, DRAM을 비롯한 반도체 장치의 집적도를 증가시키기 위해서는 모스 트랜지스터를 비롯한 소자들의 크기를 줄여야 한다. 그 중에서 모스 트랜지스터의 크기를 줄이기 위해서는 모스 트랜지스터의 채널 영역의 불순물 도핑을 높여야 하는데, 불순물 도핑을 높이면 모스 트랜지스터의 기생 정전용량(parasitic capacitance)이 커지게 된다.In general, in order to increase the density of semiconductor devices including DRAM, it is necessary to reduce the size of devices including MOS transistors. Among them, in order to reduce the size of the MOS transistor, impurity doping in the channel region of the MOS transistor should be increased. If impurity doping is increased, parasitic capacitance of the MOS transistor is increased.
그리고, 모스 트랜지스터의 크기가 작아지면 모스 트랜지스터가 열화(degradation)되므로, 모스 트랜지스터의 수명을 유지하기 위해서 동작 전압이 낮아져야한다. 이러한 이유로 모스 트랜지스터의 집적도가 높아질수록 기생 정전용량에 의한 전력소비 증가와 동작 속도의 저하가 문제점으로 대두된다. 또한, 모스 트랜지스터의 채널 길이가 짧아 드레인 영역에서 발생된 전계가 소오스 영역까지 영향을 주는 DIBL(Drain Induced Barrier Lowering) 현상이나, 펀치-쓰루(punch-through) 현상에 의해 누설전류가 증가하는 문제가 발생한다.In addition, since the MOS transistor degrades as the size of the MOS transistor decreases, the operating voltage must be lowered to maintain the lifetime of the MOS transistor. For this reason, as the integration density of MOS transistors increases, power consumption increases due to parasitic capacitance and a decrease in operating speed becomes a problem. In addition, the leakage current increases due to the drain induced barrier lowering (DIBL) phenomenon in which the electric field generated in the drain region affects the source region due to the short channel length of the MOS transistor, or the punch-through phenomenon. Occurs.
이러한 문제점을 개선하기 위한 방법으로 첨부된 제1도에 도시된 바와 같은 SOI(Silicon On Insulator) 구조가 제안되었다. 이때, 기판 사이의 절연막은 주로 실리콘 산화막으로 형성하여 매몰 산화막(buried oxide) 이라고 부르는데, 이 매몰 산화막(12)에 의해 기생 정전용량이 줄어 회로의 동작 속도를 증가시킬 수 있다.As a method for improving this problem, a silicon on insulator (SOI) structure as shown in FIG. 1 is proposed. At this time, the insulating film between the substrates is mainly formed of a silicon oxide film and called a buried oxide. The buried oxide film 12 can reduce the parasitic capacitance and increase the operation speed of the circuit.
그러나, 실리콘 산화막은 실리콘에 비해 열전도도가 1/100에 불과해 모스 트랜지스터에서 발생된 열이 아래쪽으로 전달되기가 어렵다. 이것은 반도체 칩의 온도를 증가시켜 칩 성능을 떨어뜨리는 요인이 된다.However, since the silicon oxide film has only 1/100 of the thermal conductivity of silicon, it is difficult to transfer heat generated from the MOS transistor downward. This increases the temperature of the semiconductor chip, causing a decrease in chip performance.
또한, 모스 트랜지스터에서는 매몰 산화막(12) 아래쪽에서 드레인 전계가 침투하게 되어 모스 트랜지스터의 누설전류를 크게 증가시킨다. 이러한 특성들은 모스 트랜지스터의 크기가 작아질수록 더욱 악화된다.Further, in the MOS transistor, the drain electric field penetrates under the buried oxide film 12, thereby greatly increasing the leakage current of the MOS transistor. These characteristics get worse as the size of the MOS transistor becomes smaller.
미설명 도면 부호 11은 실리콘 웨이퍼, 13은 소오스, 14는 드레인, 15는 채널 영역, 16은 게이트 산화막, 17은 게이트 전극을 각각 나타낸 것이다.Reference numeral 11 denotes a silicon wafer, 13 a source, 14 a drain, 15 a channel region, 16 a gate oxide film, and 17 a gate electrode.
모스 트랜지스터의 가장 이상적인 형태는 게이트 산화막 아래의 채널 영역의 도핑 형태가 게이트 산화막 바로 아래의 일정한 깊(예를 들어, 300Å 깊이) 까지는 낮은 도핑을 유지하여(예를 들어, 1×1016cm-3이하), 전자 혹은 정공의 이동도를 증가시켜 전류 구동능력을 높이고, 그 아래 영역은 갑자기 불순물 농도가 높아져(예를 들어, 5×1017㎝-3이상), DIBL 이나 펀치-쓰루를 막아주고, 다시 일정 깊이(예를 들어, 1000Å 깊이)에서는 불순물 농도가 낮아져 소오스/드레인의 기생 정전용량은 작게 유지하는 것이다.The most ideal form of a MOS transistor is that the doped form of the channel region under the gate oxide maintains low doping (eg, 1 × 10 16 cm -3 ) to a certain depth (eg, 300 microns deep) just below the gate oxide Below), increasing the mobility of electrons or holes to increase the current drive capability, and the area below it suddenly increases the impurity concentration (for example, 5 × 10 17 cm -3 or more), preventing DIBL or punch-through Again, at a certain depth (for example, 1000 Å depth), the impurity concentration is lowered to keep the parasitic capacitance of the source / drain small.
그러나 이러한 구조의 트랜지스터를 구현하는 것은 매우 어려운 일이다. 그 이유는 상기한 바와 같이 일단 이상적으로 불순물 배치가 이루어졌다 하더라도, 거의 모든 반도체 장치 제조 공정에서 거치게 되는 높은 온도에서의 게이트 산화막 성장시 아래쪽으로 확산된 불순물이 기생 정전용량을 증가시키고, 윗쪽으로 확산된 불순물은 전류 구동능력을 떨어뜨리기 때문이다.However, implementing transistors of this structure is very difficult. The reason for this is that even though the impurity arrangement is ideally described as described above, the impurity diffused downward during the gate oxide growth at the high temperature which passes through almost all semiconductor device manufacturing processes increases the parasitic capacitance and diffuses upward. This is because the impurity degrades the current driving capability.
이에 따라, 본 발명은 종래의 SOI 구조의 열전도 특성을 개선하는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a semiconductor device and a method of manufacturing the same that improve the thermal conductivity of a conventional SOI structure.
또한, 본 발명은 드레인 전계에 의한 펀치-쓰루 또는 DIBL 현상을 효과적으로 개선하는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.Another object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which effectively improve the punch-through or DIBL phenomenon caused by the drain electric field.
상기 목적을 달성하기 위하여 본 발명의 반도체 장치는 반도체 기판; 상기 반도체 기판상에 차례로 적층된 제1 절연막, 소정의 물질막 및 제2 절연막; 상기 제2 절연막상에 형성되어 모스 트랜지스터가 형성되는 활성 영역을 제공하는 반도체 층을 포함하여 이루어지며, 상기 물질막은 상기 모스 트랜지스터로부터 발생하는 열을 방출하는 경로를 제공하는 것을 특징으로 한다.In order to achieve the above object, the semiconductor device of the present invention comprises a semiconductor substrate; A first insulating film, a predetermined material film, and a second insulating film sequentially stacked on the semiconductor substrate; And a semiconductor layer formed on the second insulating layer to provide an active region in which the MOS transistor is formed, wherein the material layer provides a path for dissipating heat generated from the MOS transistor.
또한, 본 발명의 반도체 장치 제조방법은 제1 반도체 기판상에 제1 절연막을 형성하는 단계; 상기 제1 절연막상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막상에 제2 절연막을 형성하는 단계; 제2 반도체 기판과 상기 제2 절연막을 접착하는 단계; 화학.기계적 연마 방식으로 상기 제1 또는 제2 반도체 기판 상부를 소정 두께만큼 제거하는 단계; 전체구조 상부에 게이트 절연막, 게이트 전극을 형성하는 단계; 및 소정 깊이만큼 이온주입을 실시하여 접합층을 형성하는 단계를 포함하여 이루어진다.In addition, the semiconductor device manufacturing method of the present invention comprises the steps of forming a first insulating film on the first semiconductor substrate; Forming a polysilicon film on the first insulating film; Forming a second insulating film on the polysilicon film; Bonding a second semiconductor substrate to the second insulating film; Removing an upper portion of the first or second semiconductor substrate by a predetermined thickness by chemical and mechanical polishing; Forming a gate insulating film and a gate electrode on the entire structure; And forming a bonding layer by performing ion implantation to a predetermined depth.
이하, 첨부된 도면 제2a도 내지 제2e도를 참조하여 본 발명의 일실시예를 상술한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the attached drawings 2A to 2E.
먼저, 제2a도에 도시된 바와 같이 실리콘 웨이퍼(21)상에 50Å 내지 200Å 두께의 얇은 산화막(22a)을 형성한다. 이때, 산화막(22a) 형성을 위해 열산화(thermal oxidation)를 진행할 수도 있고, 증착(deposition)에 의해 형성할 수도 있다.First, as shown in FIG. 2A, a thin oxide film 22a having a thickness of 50 mV to 200 mV is formed on the silicon wafer 21. In this case, thermal oxidation may be performed to form the oxide film 22a, or may be formed by deposition.
다음으로, 제2b도에 도시된 바와 같이 폴리실리콘막(28)을 증착한 다음, 폴리실리콘막(28) 표면을 열산화하여 다시 산화막(22b)을 형성한다. 이때, 폴리실리콘막(28)은 실리콘 산화막에 비하여 열전도도가 매우 우수하다. 여기서, 산화막(22b) 역시 폴리실리콘막(28) 상부에 증착 방식으로 형성될 수 있다.Next, as shown in FIG. 2B, the polysilicon film 28 is deposited, and then the surface of the polysilicon film 28 is thermally oxidized to form an oxide film 22b. At this time, the polysilicon film 28 is much better in thermal conductivity than the silicon oxide film. Here, the oxide film 22b may also be formed on the polysilicon film 28 by a deposition method.
이어서, 제2c도는 또다른 실리콘 웨이퍼(25)상에 접착력 향상을 위하여 얇게 산화막(도시되지 않음)을 형성시킨 후, 실리콘 웨이퍼(21) 상부에 형성된 산화막(22b)과 접착한 상태를 도시한 것이다.Next, FIG. 2C shows a state where a thin oxide film (not shown) is formed on another silicon wafer 25 to improve adhesion, and then bonded to the oxide film 22b formed on the silicon wafer 21. .
다음으로, 제2d도는 실리콘 웨이퍼(21)의 상부를 화학.기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 사용하여 연마함으로써 원하는 두께(접합층(junction) 형성을 위해 필요한 두께)의 실리콘 웨이퍼(21)만을 남긴다.Next, FIG. 2D illustrates a silicon wafer 21 having a desired thickness (thickness necessary for forming a junction layer) by polishing the upper portion of the silicon wafer 21 using a chemical mechanical polishing (CMP) process. ).
이어서, 제2e도에 도시된 바와 같이 전체구조 상부에 통상적인 방법으로 게이트 산화막(26) 및 게이트 전극(27)을 형성한 다음, 도전형 불순물을 이온 주입하여 소오스(23) 및 드레인(24)을 형성한다.Subsequently, as shown in FIG. 2E, the gate oxide film 26 and the gate electrode 27 are formed on the entire structure in a conventional manner, and then the source 23 and the drain 24 are ion implanted. To form.
이것은 제1도에 도시된 종래의 SOI 구조에서 매몰 산화막(12) 대신에 폴리실리콘막(28)과 그 양쪽에 얇은 산화막(22a,22b)이 형성된 구조를 이용하는 것이다. 이때, 폴리실리콘막(28)은 모스 트랜지스터의 문턱전압 조절을 위한 VTH이온 주입시 어느 정도의 불순물 도핑 농도를 갖게 되는데, 본 발명의 일실시예에서는 1×1016㎝-3을 넘지않는 낮은 농도로 도핑되도록 한다.This uses the structure in which the polysilicon film 28 and thin oxide films 22a and 22b are formed on both sides of the buried oxide film 12 in the conventional SOI structure shown in FIG. At this time, the polysilicon film 28 there is given a certain impurity doping concentration at the time of V TH ion implantation for threshold voltage control of MOS transistor, in one embodiment of the invention the low not more than 1 × 10 16 ㎝ -3 Allow to be doped to concentration.
이러한 구성상에 형성된 모스 트랜지스터의 특징은 산화막(22a), 폴리실리콘막(28), 산화막(22b)의 복합 구조가 종래의 SOI 구조의 매몰 산화막과 같이 소오스/드레인 영역의 기생 정전용량을 낮추어 주는 역할을 하면서도 모스 트랜지스터 동작시에 발생된 열이 아래쪽으로 쉽게 전달될 수 있도록 하는 것이다.The characteristic of the MOS transistor formed on this structure is that the complex structure of the oxide film 22a, the polysilicon film 28, and the oxide film 22b lowers the parasitic capacitance of the source / drain region like the investment oxide film of the conventional SOI structure. It also serves to make it easier to transfer heat generated during MOS transistor operation.
제3도는 본 발명의 다른 실시예에 따른 모스 트랜지스터를 도시한 것으로써, 실리콘 웨이퍼(21)의 두께를 제2e도에 도시된 것 보다 매우 얇게 형성하고, 또한 그 하부의 산화막(22b), 폴리실리콘막(28), 산화막(22b) 복합층의 두께를 극히 얇게 형성함으로서 불순물 확산 영역이 산화막(22b) 하부까지 형성되도록 한 것이다. 이때, 소오스/드레인(23, 24) 접합은 산화막(22a) 상부에 한정되며, 불순물 확산 영역이 폴리실리콘막(28) 내부에 형성되도록 한다. 여기서 사용되는 폴리실리콘막(28)은 소오스/드레인(23, 24) 하부의 불순물 농도가 5×1017㎝-3이상이 되도록 한다. 이렇게 함으로서 드레인에서 발생된 전계가 소스로 영향을 주는 통로에 도핑된 폴리실리콘막(28)이 위치하게 되어 펀치-쓰루 또는 DIBL 현상을 효과적으로 개선할 수 있다. 아울러 이후 활성영역이 형성되는 실리콘 웨이퍼(21)는 낮은 도핑을 유지할 수 있게 된다. 이때, 트랜지스터 제조 과정에서 높은 열처리를 거치더라도 산화막(22a, 22b)에 의하여 폴리실리콘막(28)에 포함되어 있는 불순물이 확산되는 것을 막아주는 효과를 얻을 수 있다. 만약 이러한 산화막이 너무 얇아 불순물 확산을 효과적으로 막아주지 못한다면 산화막(22a, 22b)을 대신하여 산화막-질화막-산화막(ONO, oxide-nitride-oxide) 구조를 이용할 수 있다.3 shows a MOS transistor according to another embodiment of the present invention, in which the thickness of the silicon wafer 21 is formed to be much thinner than that shown in FIG. 2e, and the oxide film 22b and poly The thickness of the silicon film 28 and the oxide film 22b composite layer is made extremely thin so that the impurity diffusion region is formed to the bottom of the oxide film 22b. In this case, the source / drain 23 and 24 junctions are limited to the upper portion of the oxide film 22a, and the impurity diffusion region is formed in the polysilicon film 28. The polysilicon film 28 used here is such that the impurity concentration under the source / drain 23, 24 is 5 × 10 17 cm −3 or more. In this way, the doped polysilicon film 28 is positioned in the passage where the electric field generated in the drain affects the source, thereby effectively improving the punch-through or DIBL phenomenon. In addition, since the silicon wafer 21 in which the active region is formed can maintain low doping. In this case, even if the heat treatment is performed in the transistor manufacturing process, it is possible to obtain an effect of preventing the impurities included in the polysilicon film 28 from being diffused by the oxide films 22a and 22b. If such an oxide film is too thin to effectively prevent diffusion of impurities, an oxide-nitride-oxide (ONO) structure may be used in place of the oxide films 22a and 22b.
상기한 본 발명의 실시예에서 폴리실리콘막(28)은 실리콘 또는 열전도도가 우수한 다른 물질막을 사용할 수도 있다.In the above-described embodiment of the present invention, the polysilicon film 28 may use silicon or another material film having excellent thermal conductivity.
상기와 같이 본 발명은 종래의 SOI 구조에 비해 열전달 특성이 개선되었으며, 하부 실리콘 기판으로 드레인 전계가 침투하는 것을 크게 줄이는 효과가 있다. 따라서, 펀치-쓰루 또는 DIBL 현상을 크게 감소시키는 효과가 있다. 특히, 상기한 본 발명의 일실시예의 경우와 같이 폴리실리콘막의 도핑 농도를 낮게 유지하면 폴리실리콘막이 공핍되어 마치 절연막처럼 작용하므로 기생 정전용량을 줄일 수 있으며, 이로 인하여 반도체 장치의 전력소비의 감소와 동작 속도를 향상시키는 효과가 있다.As described above, the present invention has improved heat transfer characteristics compared to the conventional SOI structure, and greatly reduces the penetration of the drain electric field into the lower silicon substrate. Therefore, there is an effect of greatly reducing the punch-through or DIBL phenomenon. In particular, when the doping concentration of the polysilicon film is kept low, as in the case of the embodiment of the present invention, the polysilicon film is depleted and acts as an insulating film, thereby reducing parasitic capacitance, thereby reducing power consumption of the semiconductor device and There is an effect of improving the operation speed.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
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