KR910009742B1 - High voltage semiconductor device and its manufacturing method - Google Patents

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강진구
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

The high voltage semiconductor device includes a field oxide (36), which is formed on a fixed region of semiconductor substrate (22) and isolated with a neighborhood, and a diffused region (32,34) of low concentration formed at lower part of field oxide, and a diffused region (33,35) of high concentration formed on semiconductor substrate which a field oxide is not formed. This method provides the advantage that the source and drain have the high breakdown voltage in vias of gate voltage.

Description

고전압 반도체 장치 및 그 제조방법High voltage semiconductor device and manufacturing method thereof

제1도는 종래의 고전압 반도체 장치의 단면도.1 is a cross-sectional view of a conventional high voltage semiconductor device.

제2a-d도는 본 발명에 의한 고전압 반도체 장치의 제조공정도.2A-D are manufacturing process diagrams of a high voltage semiconductor device according to the present invention.

본 발명은 고전압 반도체 장치 및 그 제조방법에 관한 것으로, 소오스와 드레인이 모두 고전압에 견딜 수 있는 이중으로 확산접합시켜 높은 게이트 전압인가시 소오스와 드레인이 높은 브레이크 다운 전압을 갖는 고전압 반도체 장치 및 그 제조방법에 관한 것이다.The present invention relates to a high voltage semiconductor device and a method of manufacturing the same, and a high voltage semiconductor device having a high breakdown voltage when the source and the drain are high when the gate and the drain are applied by double diffusion bonding in which both the source and the drain can withstand the high voltage, and the manufacture thereof It is about a method.

일반적으로 고전압을 사용하는 외부시스템이 집적회로에 의해 직접제어되는 경우, 상기 집적회로는 내부에 고전압이 직접 걸리게되는 고전압 제어용 소자가 필요한데 상기와 같은 고전압제어용 소자는 높은 브레이크다운 전압(Breackdown Voltage)을 갖는 구조를 필요로 한다. 왜냐하면 고전압이 직접 인가되는 트랜지스터의 드레인에 있어서는 외부시스템을 원활하게 동작할 수 있게 하기 위하여 드레인과 기판사이의 펀치드루우(Punch through)전압과 상기 드레인과 웰(Well)사이의 브레이크 다운전압이 상기 고전압보다 커야 하기 때문이다.In general, when an external system using a high voltage is directly controlled by an integrated circuit, the integrated circuit needs a high voltage control element that directly receives a high voltage therein. Such a high voltage control element has a high breakdown voltage. It requires a structure to have. In the drain of the transistor to which the high voltage is directly applied, the punch-through voltage between the drain and the substrate and the breakdown voltage between the drain and the well are increased in order to enable the external system to operate smoothly. This is because it must be greater than the high voltage.

상술한 바와 같이 펀치드루우 전압을 높이기 위해서는 웰의 불순물 농도를 높여야 하며, 브레이크 다운전압을 높이기 위해서는 상기 웰의 불순물 농도를 낮추어야 하는 상반된 관계를 갖고 있다. 또한, 높은 펀치 드루우 전압을 얻는 방법으로 주로 저농도의 깊은 웰층을 형성하는 방법이 사용되어 왔는데 이 방법은 장시간의 확산공정을 거쳐야 하며, 또한 상기 웰층의 형성시 측면 확산이 발생되어 칩의 면적이 커지는 문제점이 발생되었다. 종래에 브레이크 다운과 펀치스루우가 높은 전압 특성을 갖는 고전압 반도체는 제1도에 도시한 바와 같이 저농도 드레인 영역을 길게 형성하고 필드 평판과 게이트를 겸한 다결정실리콘을 형성하므로써 상기 특성을 용이하게 얻을 수 있다.As described above, the impurity concentration of the well needs to be increased to increase the punch draw voltage, and the impurity concentration of the well has to be decreased to increase the breakdown voltage. In addition, a method of obtaining a high punch draw voltage has been mainly used to form a deep well layer having a low concentration. This method requires a long diffusion process, and when the well layer is formed, lateral diffusion occurs to increase the chip area. A growing problem has arisen. Conventionally, a high voltage semiconductor having high voltage characteristics with breakdown and punch-through can be easily obtained by forming a low concentration drain region as shown in FIG. 1 and forming polycrystalline silicon which also serves as a field plate and a gate. .

제1도는 도시한 바와 같이 실리콘 기판(2)상에 고농도인 2개의 드레인영역(5) 및 공통인 소오스영역(6)과, 상기 고농도 드레인영역(5)과 측면으로 연결되는 저농도 드레인영역(4)과, 상기 저농도 드레인영역(4) 상부에 형성된 필드 산화막(8)과 상기 저농도 드레인영역(4) 및 소오스영역(6)사이의 채널영역(7)상부에 형성된 게이트 산화막층(9)과, 상기 게이트 산화막층(9)과 필드 산화막층(8) 상부에 걸쳐 형성되어 필드평판과 트랜지스터의 게이트를 겸하는 다결정 실니콘층(10)과, 상기 고농도 드레인영역(5) 및 소오스영역(6)과 접촉창을 통해 각각 연결되는 금속전극(11) (12)으로 구성되었다FIG. 1 shows two drain regions 5 and a common source region 6 having high concentration on the silicon substrate 2 and a low concentration drain region 4 which is laterally connected to the high concentration drain region 5. ), A field oxide film 8 formed on the low concentration drain region 4, a gate oxide film layer 9 formed on the channel region 7 between the low concentration drain region 4 and the source region 6, A polysilicon layer 10 formed over the gate oxide layer 9 and the field oxide layer 8 to serve as a field plate and a gate of a transistor, the high concentration drain region 5 and the source region 6 It consists of metal electrodes (11) and (12) respectively connected through contact windows.

상기 제1도와 같은 구조를 가진 고전압 반도체 소자는 게이트 전압이 저전압(5V)으로 인가될 때 드레인(11)에서 고전압을 구동하며 높은 게이트 전압을 인가하면 소오스 접합에서 접합 브레이크다운이 발생되기 때문에 고전압을 구동하지 못한다.The high voltage semiconductor device having the structure as shown in FIG. 1 drives the high voltage at the drain 11 when the gate voltage is applied at the low voltage (5V), and when the high gate voltage is applied, the junction breakdown is generated at the source junction. Can't drive

따라서 본 발명의 목적은 소오스와 드레인이 모두 고전압에 견딜 수 있는 이중으로 확산 접합시켜 높은 게이트 전압인가시 소오스와 드레인이 높은 브레이크 다운전압을 갖는 고전압 반도체 장치 및 그 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a high voltage semiconductor device having a high breakdown voltage when a source and a drain are applied to a double diffusion junction in which both the source and the drain can withstand a high voltage, and a method of manufacturing the same.

본 발명의 또다른 목적은 게이트 바이어스를 한계치 이상만 인가하면 동작전압(Operation Voltage)을 소정 레벨로 높일 수 있는 고전압 반도체 장치 및 그 제조방법을 제공함에 있다.It is still another object of the present invention to provide a high voltage semiconductor device and a method of manufacturing the same, which can increase an operation voltage to a predetermined level by applying a gate bias above a threshold.

상기와 같은 본 발명을 달성하기 위하여 본 발명은 반도체 기판에 각각 형성된 저농도 제2소오스 및 드레인 영역과, 상기 저농도 제2 소오스 및 드레인 영역과 각각 연결된 고농도 제1 소오스 및 드레인영역과 상기 고농도 제1 소오스 및 드레인 영역상부의 산화막에 형성된 접촉창을 통하여 형성한 금속전극과, 상기 저농도 제2 소오스 및 드레인영역의 상부에 형성된 각각의 필드산화막과 기판전면에 형성한 게이트 산화막과 상기 필드산화막과 게이트 산화막의 상부에 형성한 필드평판과 게이트 전극을 겸한 다결정 실리콘으로 이루어짐을 특징으로 하고, 고전압 반도체 장치에서 제1도전형의 반도체 기판상에 산화막과 질화막을 순차적으로 성장한 후 소정의 포토레지스트 패턴을 형성시켜 소정의 패턴을 통하여 소자의 활성화 영역을 제외한 나머지 영역의 질화막을 식각하고 상기 기판의 반대도전형의 불순물을 주입하여 이온주입영역을 형성하는 제1 공정과, 상기 제1 공정으로 형성된 기판상에 포토레지스트를 제거하고 상기 이온주입 영역상에 열산화방법으로 필드산화막을 형성함과 동시에 이온주입영역이 활성화되어 저농도 제2 소오스 및 드레인영역이 형성되며 상기 필드산화막을 제외한 산화막과 질화막을 제거하는 제2 공정과, 상기 제2 공정으로 형성된 기판상에 게이트 산화막을 성장한 후, 상기 기판전면에 다결정실리콘을 도포하고 포토레지스트 패턴을 형성하여 통상의 식각 방법에 의해 상기 필드산화막과 필드산화막간의 게이트 산화막상에 필드 평판을 겸한 다결정 실리콘 게이트를 형성한 후 상기 기판에서 상기 다결정 실리콘이 도포되지 않은 영역에 상기 제1 공정에서 제2 소오스 및 드레인 영역을 형성할 때 주입된 불순물을 주입하여 고농도 제1 소오스 및 드레인 영역을 저농도 제2 소오스 및 드레인 영역에 각각 연결되게 형성하는 제3 공정과 상기 제3 공정으로 형성된 기판에서 포토레지스트를 제거한 후 상기 고농도 제1 소오스 및 드레인 영역 위의 산화막에 접속창을 형성시켜, 접속창을 통하여 소오스 및 드레인 전극을 형성하는 제4 공정으로 이루어짐을 특징으로 한다.In order to achieve the present invention as described above, the present invention provides a low concentration second source and drain region respectively formed on a semiconductor substrate, a high concentration first source and drain region connected to the low concentration second source and drain region, and the high concentration first source. And a metal electrode formed through a contact window formed in an oxide film over the drain region, each of the field oxide film formed on the low concentration second source and the drain region, the gate oxide film formed on the front surface of the substrate, and the field oxide film and the gate oxide film. It is made of polycrystalline silicon which also serves as a field plate and a gate electrode formed on the upper portion, and in the high-voltage semiconductor device by sequentially growing an oxide film and a nitride film on a semiconductor substrate of the first conductivity type, a predetermined photoresist pattern is formed by forming a predetermined photoresist pattern Except for the active area of the device through the pattern of A first step of forming an ion implantation region by etching an inverse nitride film and implanting an opposite conductivity type of the substrate; and removing the photoresist on the substrate formed by the first process and thermally oxidizing the ion implantation region. A method of forming a field oxide film and activating an ion implantation region to form a low concentration second source and drain region, and removing the oxide film and the nitride film except the field oxide film, and the substrate formed by the second process. After the growth of the gate oxide film, polysilicon is coated on the entire surface of the substrate and a photoresist pattern is formed to form a polycrystalline silicon gate having a field plate on the gate oxide film between the field oxide film and the field oxide film by a conventional etching method. A second source in the first process on a region where the polycrystalline silicon is not applied on a substrate; And removing photoresist from the substrate formed by the third process and the third process of injecting the impurity implanted when the drain region is formed to connect the high concentration first source and the drain region to the low concentration second source and the drain region, respectively. Thereafter, a connection window is formed in the oxide film on the high concentration first source and drain regions to form a source and drain electrode through the connection window.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2a도는 실리콘 기판(22)상에 산화막(24), 질화막(26) 및 포토레지스트(28)를 순차적으로 도포하고 포토레지스트(28) 상에 소정의 패턴을 형성하여 질화막(26)을 에칭한 후 불순물을 도핑시켜 이온주입영역(30) (31)을 형성한 도면이다.FIG. 2A illustrates that the oxide film 24, the nitride film 26, and the photoresist 28 are sequentially coated on the silicon substrate 22, and a predetermined pattern is formed on the photoresist 28 to etch the nitride film 26. Afterwards, dopants are doped to form ion implantation regions 30 and 31.

제2b도는 상기 기판에서 포토레지스트(28)을 제거한 후 열산화 방법에 의해 필드 산화막(36)을 형성시키면 상기 이온주입 영역(30) (31)들이 열에 활성화되어 필드산화막(36) 하부에 저농도 제2 소오스 및 드레인 영역(32) (34)이 형성되고 그후 질화막(26)과 산화막(24)을 제거한 것이다.FIG. 2B shows that after removing the photoresist 28 from the substrate and forming the field oxide film 36 by the thermal oxidation method, the ion implantation regions 30 and 31 are activated by heat to form a low concentration agent under the field oxide film 36. Two source and drain regions 32 and 34 are formed and then the nitride film 26 and oxide film 24 are removed.

제2c도는 상기 기판 상부에 게이트 산화막(37)을 성장하고 기판전면에 다결정실리콘을 도포한 후 포토레지스트(39) 패턴을 형성하고 통상의 식각 방법에 의해 필드산화막(36)과 필드산화막 사이의 게이트 산화막 상에 필드평판과 트랜지스터의 게이트를 겸하는 다결정실리콘층(38)을 형성한 후 상기 기판에서 상기 다결정 실리콘(38)이 도포되지 않은 영역에 저농도 제2 소오스 및 드레인영역(32) (34)과 각각 연결되는 고농도 제1 소오스 영역(33)과 제1 드레인영역(35)을 형성한 것이다.FIG. 2C illustrates the growth of the gate oxide film 37 on the substrate, the polysilicon coating on the front surface of the substrate, the photoresist 39 pattern, and the gate between the field oxide film 36 and the field oxide film by a conventional etching method. After forming the polysilicon layer 38 which serves as the field plate and the gate of the transistor on the oxide film, the low concentration second source and drain regions 32 and 34 are formed in the region where the polycrystalline silicon 38 is not coated on the substrate. The high concentration first source region 33 and the first drain region 35 connected to each other are formed.

제2d도는 상기 기판의 포토레지스트를 제거하고 상기 제1 소오스 및 드레인영역(33) (35)상의 산화막에 접속창을 형성하여 각각의 금속전극(40) (41)을 형성한 것이다.In FIG. 2D, the photoresist of the substrate is removed, and connection windows are formed in the oxide films on the first source and drain regions 33 and 35 to form respective metal electrodes 40 and 41.

이하 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail.

제2a-d도는 N채널모스 트랜지스터를 실시예로 나타낸 것의 P형 실리콘 반도체 기판(22)상에 통상의 열산화 공정으로 SiO2의 산화막(24)을 성장하고 이 상부에 공지의 저온 CVD(Low Temperature Chemical Vapor Deposition)방법으로 질화막(26)을 도포한 후 포토레지스트(28)를 도포하고 통상의 사진식각 방법으로 포토레지스트패턴(28)을 형성한다. 상기 형성된 포토레지스트 패턴(28)을 통하여 소자의 액티브영역을 제외한 나머지 영역의 질화막(26)을 식각한 후 질화막(26)이 에칭된 영역에 저농도 제2 소오스 및 드레인영역을 형성하기 위해 인을 도우즈 1×1012/㎠로 주입하여 이온주입영역(30) (31)을 형성한다. 그다음 상기 기판에서 포토레지스트(28)를 제거한 후 이온주입 영역(30) (31) 상부에 통상의 열산화 방법으로 필드 산화막(36)을 형성함과 동시에 이온주입영역(30) (31)이 활성화되어 저농도 제2 소오스 및 드레인영역 (32) (34)이 각각 형성된 후 필드 산화막(36)을 제외한 산화막(24)과 질화막(26)을 모두 제거한다. 그후 상기 기판상에 게이트 산화막(37)을 성장시키고 그 위에 도핑한 다결정 실리콘층을 도포한후 포토레지스트(39) 형성하여 양필드산화막(36)사이에 도포된 다결정 실리콘(38)을 제외한 나머지의 상기 다결정실리콘(38)을 선택적으로 식각한다. 상기 다결정실리콘(38)은 트랜지스터의 게이트와 필드평판의 기능을 동시에 갖는다. 그다음 상기 기판상에 인을 도우즈 1×1015/㎠으로 이온 주입을 하여 이온주입영역을 형성한 후 포토레지스트를 제거하여 열처리 공정으로 이온주입영역을 활성화하여 고농도 제1 소오스 및 드레인영역(33) (35)을 형성한다. 이때 상기 고농도 제1 소오스 및 드레인 영역(33) (35)은 제2b도에서 형성된 저농도 제1 소오스 및 드레인 영역(32) (34)에 연결된다. 상기 고농도 제1 소오스 및 드레인 영역(33) (35)위의 산화막에 접속창을 형성시켜 접속창을 통하여 알루미늄으로 소오스 및 드레인전극(40) (41)을 형성하여 고전압 반도체 소자를 완성할 수 있다.2A to 2D show an oxide film 24 of SiO 2 grown on a P-type silicon semiconductor substrate 22 of an N-channel MOS transistor as an example by a conventional thermal oxidation process, and a well-known low temperature CVD (Low) on the top. After the nitride film 26 is applied by the method of Temperature Chemical Vapor Deposition, the photoresist 28 is applied and the photoresist pattern 28 is formed by a conventional photolithography method. After etching the nitride layer 26 in the remaining region except the active region of the device through the formed photoresist pattern 28, phosphorus is doped to form a low concentration second source and drain region in the region where the nitride layer 26 is etched. It is implanted at 1 × 10 12 / cm 2 to form ion implantation regions 30 and 31. After removing the photoresist 28 from the substrate, the field oxide film 36 is formed on the ion implantation regions 30 and 31 by a conventional thermal oxidation method, and the ion implantation regions 30 and 31 are activated. After the low concentration second source and drain regions 32 and 34 are formed, all of the oxide film 24 and the nitride film 26 except for the field oxide film 36 are removed. Thereafter, a gate oxide film 37 was grown on the substrate, a doped polycrystalline silicon layer was applied thereon, and then a photoresist 39 was formed, except for the polycrystalline silicon 38 applied between the two-field oxide films 36. The polysilicon 38 is selectively etched. The polysilicon 38 simultaneously functions as a gate and a field plate of the transistor. Then, phosphorus is implanted into the substrate at 1 × 10 15 / cm 2 to form an ion implantation region, and then the photoresist is removed to activate the ion implantation region by a heat treatment process, thereby providing a high concentration of the first source and drain region (33). (35). At this time, the high concentration first source and drain regions 33 and 35 are connected to the low concentration first source and drain regions 32 and 34 formed in FIG. A connection window may be formed in an oxide film on the high concentration first source and drain regions 33 and 35 to form a source and drain electrodes 40 and 41 made of aluminum through the connection window, thereby completing a high voltage semiconductor device. .

상술한 방법으로 n형 반도체상에 소오스 및 드레인영역을 붕소이온으로 형성을 하면 P채널 모스트랜지스터를 제조할 수 있음은 이 분야 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다. 따라서 상술한 바와 같이 본 발명은 고전압 반도체 장치에서 필드 평판과 게이트를 겸한 다결정 실리콘을 형성하고 드레인과 소오스를 가로방향 디모스구조를 사용하여 제조하면 소오스와 드레인의 접합영역에서 전압항복이 높아지고, 게이트 바이어스를 한계치 이상만 인가하면 동작전압을 소정 레벨로 높일 수 있는 잇점이 있다.If the source and drain regions are formed of boron ions on the n-type semiconductor by the above-described method, it will be readily understood by those skilled in the art that a P-channel MOS transistor can be manufactured. Therefore, as described above, in the high voltage semiconductor device, when the polycrystalline silicon which functions as the field plate and the gate is formed, and the drain and the source are manufactured by using the lateral MOS structure, the voltage breakdown is increased in the junction region of the source and the drain. Applying the bias above the threshold has the advantage of increasing the operating voltage to a predetermined level.

Claims (5)

고전압 반도체 장치에 있어서, 반도체 기판(22)상의 소정 영역에 형성되고 이웃한 것과는 서로 이격된 필드산화막(36)과, 상기 필드산화막(36)의 하부에 형성된 저농도 확산영역(32, 34)과, 상기 저농도 확산영역과 연결되고 상기 필드산화막이 형성되지 않은 상기 반도체기판(22)의 소정 영역에 형성된 고농도 확산영역(33, 35)을 구비함을 특징으로 하는 고전압 반도체 장치.In the high voltage semiconductor device, a field oxide film 36 formed in a predetermined region on the semiconductor substrate 22 and spaced apart from one another, a low concentration diffusion region 32, 34 formed under the field oxide film 36, And a high concentration diffusion region (33, 35) formed in a predetermined region of the semiconductor substrate (22) which is connected to the low concentration diffusion region and in which the field oxide film is not formed. 고전압 반도체 장치 제조방법에 있어서, 제1 도전형 실리콘 반도체 기판상에 산화막과 질화막을 순차적으로 성장한후, 소정의 포토레지스트 패턴을 형성시켜, 소정의 패턴을 통하여 질화막을 식각하고 상기 기판과 반대도전형의 볼순물을 주입하여 이온주입영역을 형성하는 제1 공정과, 상기 제1 공정으로 형성된 기판 상에 포토레지스트를 제거하고 상기 이온주입영역상에 열산화방법으로 필드산화막을 형성함과 동시에 이온주입영역이 활성화되어 저농도 제2 소오스 및 드레인영역이 형성된 후, 필드 산화막을 제외한 산화막과 질화막을 제거하는 제2 공정과, 상기 제2 공정으로 형성된 기판상에 게이트산화막을 성장한 후, 상기 기판전면에 다결정실리콘을 도포하고 포토레지스트 패턴을 형성하여, 통상의 식각 방법에 의해 상기 필드산화막과 필드산화막 사이의 게이트산화막상에 필드평판을 겸한 다결정 실리콘게이트를 형성한후 상기 기판에서 상기 다결정 실리콘의 도포되지 않은 영역에 상기 제1 공정에서 제2 소오스 및 드레인영역을 형성할 때 주입된 불순물을 주입하여 제2 소오스 및 드레인 영역에 각각 연결되는 고농도 제1 소오스 및 드레인영역을 형성하는 제3 공정과. 상기 제3 공정으로 형성된 기판에서 포토레지스트를 제거한 후 드레인 영역에 각각 연결되게 형성하고, 상기 고농도 제1 소오스 및 드레인영역 위의 산화막에 접속창을 형성시켜, 접속창을 통하여 소오스 및 드레인 전극을 형성하는 제4 공정으로 이루어짐을 특징으로 하는 고전압 반도체 장치 제조공정.In the method of manufacturing a high voltage semiconductor device, an oxide film and a nitride film are sequentially grown on a first conductivity type silicon semiconductor substrate, and then a predetermined photoresist pattern is formed to etch the nitride film through a predetermined pattern and the opposite conductivity type to the substrate. A first step of forming an ion implantation region by implanting a ball-sintered material, and removing a photoresist on the substrate formed by the first process and forming a field oxide film on the ion implantation region by a thermal oxidation method. After the region is activated to form a low concentration second source and drain region, a second process of removing an oxide film and a nitride film except a field oxide film, and a gate oxide film are grown on the substrate formed by the second process, and then polycrystalline on the front surface of the substrate. Applying silicon to form a photoresist pattern, the field oxide film and the field by a conventional etching method After forming a polycrystalline silicon gate which also serves as a field plate on the gate oxide film between the oxide films, implanted impurities are implanted when the second source and drain regions are formed in the first process to the uncoated region of the polycrystalline silicon in the substrate. Forming a high concentration first source and drain region respectively connected to the second source and drain regions; After removing the photoresist from the substrate formed in the third process, the photoresist is formed to be connected to the drain region, and a connection window is formed in the oxide layer on the high concentration first source and drain region, thereby forming source and drain electrodes through the connection window. A high voltage semiconductor device manufacturing process comprising the fourth step of doing. 제1항에 있어서, 상기 필드산화막과 이웃하는 필드산화막 사이의 반도체 기판의 표면에 형성된 게이트 산화막(37)과, 적어도 상기 게이트산화막(37)의 상면을 덮는 다결정 실리콘층(28)을 더 구비함을 특징으로 하는 고전압 반도체 장치.The semiconductor device of claim 1, further comprising a gate oxide film 37 formed on a surface of a semiconductor substrate between the field oxide film and a neighboring field oxide film, and a polycrystalline silicon layer 28 covering at least an upper surface of the gate oxide film 37. High voltage semiconductor device, characterized in that. 제1항에 있어서, 상기 저농도 확산영역이 저농도 제1 소오스 영역(32)과 저농도 제1 드레인 영역(34)으로 구성되고, 상기 고농도 확산영역이 고농도 제1 소오스영역(33)과 고농도 제1 드레인 영역(35)으로 구성됨을 특징으로 하는 고전압 반도체 장치.The method of claim 1, wherein the low concentration diffusion region comprises a low concentration first source region 32 and a low concentration first drain region 34, wherein the high concentration diffusion region comprises a high concentration first source region 33 and a high concentration first drain. High voltage semiconductor device, characterized in that it is composed of a region (35). 제1항 또는 제4항에 있어서, 상기 저농도 제1 소오스 영역은 상기 고농도 제1 소오스 영역과 연결되고, 상기 저농도 제1 드레인 영역은 상기 고농도 제1 드레인 영역과 연결됨을 특징으로 하는 고전압 반도체 장치.5. The high voltage semiconductor device of claim 1, wherein the low concentration first source region is connected to the high concentration first source region, and the low concentration first drain region is connected to the high concentration first drain region. 6.
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