KR100192183B1 - Method of manufacturing high-voltage transistor - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 있어서, 트랜지스터의 채널영역에 소오스/드레인의 드립트(drift) 영역과 같은 타입의 채널 드립트 영역을 형성함으로써 펀치 쓰루 현상을 방지함과 더불어, 트랜지스터 구동에 따른 동작 저항을 감소시킬 수 있는 고전압 트랜지스터의 제조방법에 관한 것으로, 반도체 기판상에 소정의 웰을 형성한 후, 상기 웰 영역에 소정의 소오스/드레인 드립트 영역을 형성한 다음, 웰 영역 상부에 필드 산화막 및 게이트 절연막을 형성하고 상기 게이트 절연막 상부에 소정의 게이트 전국을 형성한 후, 상기 소오스/드레인 드립트 영역의 소정 부분에 소오스/드레인의 고농도 주입 영역을 형성하여 접합영역을 구축하는 고전압 트랜지스터의 제조방법에 있어서, 상기 소오스/드레인 드립트 영역의 형성시 상기 게이트 전극 하부에 있는 상기 반도체 기판 표면에 소정의 채널 드립트 영역을 형성하는 것을 특징으로 한다.The present invention provides a method of manufacturing a semiconductor device, by forming a channel drip region of the same type as a source / drain drift region in a channel region of a transistor, thereby preventing a punch-through phenomenon. The present invention relates to a method of manufacturing a high voltage transistor capable of reducing an operating resistance, wherein a predetermined well is formed on a semiconductor substrate, a predetermined source / drain drip region is formed in the well region, and then a field is formed over the well region. Forming a junction region by forming an oxide film and a gate insulating film, and forming a predetermined gate region over the gate insulating film, and then forming a high concentration implantation region of a source / drain in a predetermined portion of the source / drain drip region. In the manufacturing method, when the source / drain drip region is formed under the gate electrode A predetermined channel drip region is formed on the surface of the semiconductor substrate.
Description
제1도(a) 내지 (c)는 종래의 고전압 트랜지스터의 제조방법을 나타낸 공정 단면도.1 (a) to (c) are cross-sectional views showing a conventional method for manufacturing a high voltage transistor.
제2도(a) 내지 (f)는 본 발명의 일 실시예에 따른 고전압 트랜지스터의 제조방법을 나타낸 공정 단면도.2A to 2F are cross-sectional views illustrating a method of manufacturing a high voltage transistor according to an embodiment of the present invention.
제3도 본 발명의 다른 실시예에 따른 고전압 트랜지스터의 제조 방법을 나타낸 공정 단면도.3 is a cross-sectional view illustrating a method of manufacturing a high voltage transistor according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : P-웰 영역 12 : 드립트 영역11: P-well region 12: drip region
13 : 필드 산화막 14 : 게이트 절연막13 field oxide film 14 gate insulating film
15 : 게이트 전극 16 : 고농도 이온 영역15 gate electrode 16 high concentration ion region
[발명의 분야][Field of Invention]
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 트랜지스터의 체널영역에 소오스/드레인의 드립트(drift) 영역과 같은 타입의 채널 드립트 영역을 형성함으로써 펀치 쓰루 현상을 방지함과 더불어, 트랜지스터 구동에 따른 동작 저항을 감소시킬 수 있는 고전압 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, by forming a channel drip region of the same type as a drift region of a source / drain in a channel region of a transistor to prevent punch through and driving a transistor. The present invention relates to a method of manufacturing a high voltage transistor capable of reducing the operating resistance.
[종래기술][Private Technology]
제1도(a)는 종래 고전압 트랜지스터의 제조방법을 나타낸 공전 단면도로서, 먼저 반도체 기판(도시되지 않음)에 불순물을 이온 주입하고, 어닐링 공정을 진행하여 P-웰 영역(1)을 형성시킨 다음, P-웰 영역(1)에 소오스/드레인의 드립트(drift) 영역(2-1/ 2-2)을 마스크 공정 및 이온 주입 공정으로 형성한다. 그후, 결과물 상부에 소자간의 분리를 위한 필드 산화막(3)을 형성한 다음, P-웰 영역(1) 상부에 게이트 절연막(4)을 형성하고, 그 상부에 소정의 게이트 전극(5)을 형성한다. 그런 다음, 게이트 전극(5)을 이온 주입 마스크로하여 상기 소오스/드레인의 드립트 영역에 고농도 이온 영역(6-1/ 6-2) 을 형성함으로써, 소자의 접합영역을 구축한다.FIG. 1A is a sectional view showing a conventional method of manufacturing a high voltage transistor. First, an impurity is implanted into a semiconductor substrate (not shown), and an annealing process is performed to form a P-well region 1. The source / drain drift region 2-1 / 2-2 is formed in the P-well region 1 by a mask process and an ion implantation process. Thereafter, a field oxide film 3 is formed on the resultant device to separate the devices, and then a gate insulating film 4 is formed on the P-well region 1, and a predetermined gate electrode 5 is formed thereon. do. Then, a high concentration ion region 6-1 / 6-2 is formed in the drip region of the source / drain using the gate electrode 5 as an ion implantation mask, thereby forming a junction region of the device.
[발명이 이루고자 하는 기술적 과제][Technical problem to be achieved]
그런데, 상기된 종래의 일반적인 고전압 트랜지스터는 펀치 쓰루(punch-through) 현상과 동작 저항 간에 트레이드 오프(trade off) 관계가 있게 된다. 예컨대 트랜지스터의 전류량 증가나 채널 영역의 저항을 감소시키기 위해서는 웰의 도핑 레벨을 감소시켜 주게 되지만, 웰의 도핑 레벨을 낮추어 주게 되면 소오스와 드레인 간의 펀치 쓰루 현상이 발생함으로써 누설전류가 흐르게 되는 문제가 있게 되고, 반대로 펀치 쓰루 현상을 방지하기 위하여 웰의 도핑 레벨을 높여주게 되면, 채널 영역의 저항이 증가하고 트랜지스터의 전류량이 감소하게 됨에 따라 트랜지스터의 구동 성능이 감소된다.However, the above-described conventional general high voltage transistor has a trade off relationship between the punch-through phenomenon and the operating resistance. For example, the doping level of the well is decreased to increase the amount of current in the transistor or the resistance of the channel region. However, if the doping level of the well is lowered, a punch-through phenomenon occurs between the source and the drain, causing leakage current to flow. On the contrary, when the doping level of the well is increased to prevent the punch-through phenomenon, the driving performance of the transistor decreases as the resistance of the channel region increases and the current amount of the transistor decreases.
또한, 동작 전압이 점점 더 증가하는 경우에 대하여 종래에는 제1도(b) 및 제1도(c)와 같은 구조의 트랜지스터를 형성시키면서 게이트 길이(lenght)의 증가가 이루어졌고, 이에 따라 드레인 드립트 영역(2-1)의 면적이 증대되어 이온 주입 농도가 낮아지게 된다. 이러한 드레인 드립트 영역(2-1)에서의 이온 주입 농도의 감소 및 영역의 증가로 인하여 드레인 드립트 영역(2-1)에 대한 저항값이 증가됨으로써, 전류의 양이 감소하고 동작 저항 값이 증가하게 되어 트랜지스터의 성능이 저하되는 문제가 있게 된다.In addition, the gate length lenght has been increased while forming transistors having the structures shown in FIGS. 1B and 1C in the case of increasing the operating voltage. The area of the trench region 2-1 is increased to lower the ion implantation concentration. The decrease in the ion implantation concentration in the drain drip region 2-1 and the increase in the region increase the resistance value for the drain drip region 2-1, thereby reducing the amount of current and increasing the operating resistance value. There is a problem that the performance of the transistor is degraded to increase.
이에 본 발명은 상기된 문제점을 감안하여 창출된 것으로서, 트랜지스터의 채널영역에 소오스/드레인의 드립트(drift) 영역과 같은 타입의 채널로 드립트 영역을 형성함으로써 펀치 쓰루 현상을 방지함과 더불어 트랜지스터 구동에 따른 동작 저항을 감소시킬 수 있는 고전압 트랜지스터의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made in view of the above-described problems, and by forming a drip region with a channel of the same type as the drift region of a source / drain in the channel region of the transistor, a punch through phenomenon is prevented and the transistor is prevented. It is an object of the present invention to provide a method of manufacturing a high voltage transistor capable of reducing operating resistance due to driving.
[발명의 구성 및 작용][Configuration and Function of Invention]
상기 목적을 달성하기 위한 본 발명에 따른 고전압 트랜지스터의 제조방법은 반도체 기판 상에 소정의 웰을 형성한 후, 상기 웰 영역에 소정의 소오스/드레인 드립트 영역을 형성한 다음 웰 영역 상부에 필드 산화막 및 게이트 절연막을 형성하고 상기 게이트 절연막 상부에 소정의 게이트 전극을 형성한 후 상기 소오스/드레인 드립트 영역의 소정 부분에 소오스/드레인의 고농도 주입 영역을 형성하여 접합영역을 구축하는 고전압 트랜지스터의 제조방법에 있어서 상기 소오스/드레인 드립트 영역의 형성시 상기 게이트 전극 하부에 있는 상기 반도체 기판 표면에 소정의 채널 드립트 영역을 형성하는 것을 특징으로 한다.In the method of manufacturing a high voltage transistor according to the present invention for achieving the above object, a predetermined well is formed on a semiconductor substrate, a predetermined source / drain drip region is formed in the well region, and a field oxide film is formed on the well region. And forming a junction region by forming a gate insulating layer, forming a predetermined gate electrode on the gate insulating layer, and forming a high concentration injection region of a source / drain in a predetermined portion of the source / drain drip region. In the method, when the source / drain drip region is formed, a predetermined channel drip region is formed on a surface of the semiconductor substrate under the gate electrode.
상기한 구성으로 된 본 발명에 의하면, 채널 영역에 드립트 영역과 같은 타입의 이온 주입 공정을 실시하여 트랜지스터의 동작시 채널 드립트 영역이 축적(accumulation)상태가 되도록 함으로써 공핍(depletion)되는 채널 영역이 감소되고 축적되는 채널 드립트 영역이 형성되게 되므로, 소오스와 드레인 간의 펀치 쓰루 현상이 방지됨과 더불어 동작 저항값의 감소하고 전류량의 증가로 인하여 트랜지스터의 성능이 향상되게 된다.According to the present invention having the above-described configuration, the channel region is depleted by performing an ion implantation process of the same type as the drip region so that the channel drip region becomes an accumulation state during the operation of the transistor. Since the channel drip region is reduced and accumulated, the punch-through phenomenon between the source and the drain is prevented, and the performance of the transistor is improved due to the decrease in the operating resistance value and the increase in the amount of current.
[실시예]EXAMPLE
이어, 첨부한 도면을 참조하여 본 발명의 실시예를 설명한다.Next, embodiments of the present invention will be described with reference to the accompanying drawings.
제2도(a) 내지 제2도(f)는 본 발명의 일 실시예에 따른 고전압 트랜지스터의 제조방법을 나타낸 공정 단면도로서, 참조번호 11은 P-웰 영역이고, 12는 드립트 영역, 13은 필드 산화막, 14는 게이트 절연막, 15는 게이트 전극, 16은 고농도 이온 영역이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a high voltage transistor according to an exemplary embodiment of the present invention, in which reference numeral 11 denotes a P-well region, 12 denotes a drip region, and FIG. A silver field oxide film, 14 a gate insulating film, 15 a gate electrode, 16 a high concentration ion region.
먼저, 제2도(a)에 도시된 바와 같이, 반도체 기판(도시되지 않음)에 마스크 공정 및 이온주입 공정을 실시하여 P-웰 영역(11)을 형성시킨 다음, 제2도(b)에 도시된 바와 같이, P-웰 영역(11)에 소오스/드레인 및 채널 드립트 영역(12-1, 12-2, 12-3)을 마스크 공정 및 이온 주입 공정을 실시함으로써 동시에 형성한 후, 어닐링 공정을 진행하여 드립트 영역(12)의 깊이를 조절한다. 여기서, 채널 드립트 영역(12-3)은 소오스/드레인 드립트 영역(12-1 / 12-2) 형성시의 불순물 농도와 동일하게 형성한다.First, as shown in FIG. 2A, a P-well region 11 is formed by performing a mask process and an ion implantation process on a semiconductor substrate (not shown), and then, in FIG. 2B. As shown, the source / drain and channel drip regions 12-1, 12-2, and 12-3 are simultaneously formed in the P-well region 11 by performing a mask process and an ion implantation process, followed by annealing. The process proceeds to adjust the depth of the drip region 12. Here, the channel drip region 12-3 is formed in the same manner as the impurity concentration when the source / drain drip regions 12-1/12-2 are formed.
그럼 다음 제2도(c)에 도시된 바와 같이, 결과물 상부에 공지의 방법으로 소자간의 분리를 위한 필드 산화막(13)을 형성한 후, 제2도(d)에 도시된 바와같이, P-웰 영역(11) 상부에 게이트 절연막(14)을 형성한 다음, 제2도(e)에 도시된 바와 같이, 게이트 절연막(14) 상부에 폴리실리콘을 증착한 후, 마스크 공정 및 식각 공정에 의하여 폴리실리콘을 패터닝하여 소정의 게이트 전극(15)을 형성한다. 이때, 폴리실리콘막 하부의 게이트 산화막은 그대로 존재하도록 하여, 이후의 고농도 이온 주입시 기판 손상을 방지하도록 한다. 그 후, 식각 공정에 대한 어닐링 공정을 실시한 다음, 제2도(e)에 도시된 바와 같이, 마스크 공정 및 이온 주입 공정을 진행하여 소오스/드레인 고농도 이온 영역(16-1 / 16-2)을 형성한 후, 보호막으로서의 산화막을 제거함으로써 접합영역을 형성한 다음, 도면에 도시되지는 않았지만 금속 배선 공정을 실시함으로써 고전압 트랜지스터를 제조하게 된다.Then, as shown in FIG. 2 (c), after forming the field oxide film 13 for separation between the elements by a known method on the upper part of the resultant, as shown in FIG. After the gate insulating layer 14 is formed on the well region 11, as shown in FIG. 2E, polysilicon is deposited on the gate insulating layer 14, followed by a mask process and an etching process. The polysilicon is patterned to form the predetermined gate electrode 15. At this time, the gate oxide film under the polysilicon film is left as it is, to prevent damage to the substrate during the subsequent high-concentration ion implantation. Thereafter, after performing an annealing process for the etching process, as shown in FIG. 2 (e), the mask process and the ion implantation process are performed to obtain the source / drain high concentration ion region 16-1 / 16-2. After formation, a junction region is formed by removing the oxide film as a protective film, and then a high voltage transistor is manufactured by performing a metal wiring process, although not shown in the figure.
[발명의 효과][Effects of the Invention]
즉, 상기 실시예에 의하면, 게이트 전극 아래의 소정 채널 영역에 소오스/드레인의 드립트 영역과 같은 타입, 즉 웰과 반대되는 타입의 채널 드립트 영역을 형성함으로써, 트랜지스터의 동작시 채널 드립트 영역이 측적상태가 되도록 함으로써 공핍되는 채널 영역이 감소되고 축적되는 채널 드립트 영역이 형성되게 되므로, 소오스와 드레인 간의 펀치 쓰루 현상이 방지됨과 더불어 동작 저항값이 감소하고 전류량의 증가로 인하여 트랜지스터의 성능이 향상되게 된다.That is, according to the above embodiment, the channel drip region during operation of the transistor is formed by forming a channel drip region of the same type as the source / drain drip region, that is, the type opposite to the well, in the predetermined channel region under the gate electrode. By making this measurement state, the depleted channel region is reduced and the accumulated channel drip region is formed, which prevents punch-through phenomenon between the source and drain, reduces the operating resistance value and increases the amount of current, thereby improving the performance of the transistor. Will be improved.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않은 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can implement in a various deformation | transformation in the range which does not deviate from the technical summary of this invention.
즉, 상기된 실시예에 있어서 P-웰을 형성하는 경우 대한 n+ 드립트 영역의 형성에 대하여 설명하였지만, 제3도에 도시된 바와 같이 이온 주입 공정을 바꾸어서 형성할 수도 있게 된다.That is, although the formation of the n + drip region for forming the P-well in the above-described embodiment has been described, the ion implantation process may be changed as shown in FIG. 3.
이상 설명한 바와 같이 본 발명에 의하면, 트랜지스터의 채널영역에 소오스/드레인의 드립트(drift) 영역과 같은 타입의 채널 드립트 영역을 형성함으로써 펀치 쓰루 현상을 방지함과 더불어, 트랜지스터 구동에 따른 동작 저항을 감소시킬 수 있는 고전압 트랜지스터의 제조방법을 실현할 수 있게 된다.As described above, according to the present invention, by forming a channel drip region of the same type as the source / drain drift region in the channel region of the transistor, the punch-through phenomenon is prevented and the operating resistance according to the transistor driving It is possible to realize the manufacturing method of the high voltage transistor which can reduce the voltage.
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- 1996-05-06 KR KR1019960014660A patent/KR100192183B1/en not_active IP Right Cessation
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