KR100190069B1 - Method for forming a silicide layer of a semiconductor device - Google Patents
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Abstract
본 발명은 질화막 또는 실리콘 산화막으로 형성하는 제1 스페이서의 전면에 실리콘 원자(Si)를 함유하지 않는 열 역학적으로 실리콘원자보다 더 안정된 결합을 형성할 수 있는 절연막으로 제2 스페이서를 형성한다. 이어서 상기 결과물 전면에 금속층을 형성한 후 2차에 걸쳐 RTP처리하여 금속 실리사이드층을 형성한다.The present invention forms a second spacer as an insulating film capable of forming a more stable bond than silicon atoms in a thermodynamic manner containing no silicon atoms (Si) on the entire surface of the first spacer formed of a nitride film or a silicon oxide film. Subsequently, a metal layer is formed on the entire surface of the resultant, followed by RTP treatment to form a metal silicide layer.
이에 따라 종래 기술에 의한 반도체장치의 금속 실리사이드층 형성 방법에서는 상기 게이트전극의 제1 스페이서에 부분적으로 금속 실리사이드층이 형성되는 반면, 본 발명에서는 상기 제1 스페이서의 전면에 금속 실리사이드층이 형성되는 것을 완전히 방지하여 게이트전극과 소오스 및 드레인간에 숏(short)이 형성되는 것을 막을 수 있다.Accordingly, in the conventional method of forming the metal silicide layer of the semiconductor device, the metal silicide layer is partially formed on the first spacer of the gate electrode, whereas in the present invention, the metal silicide layer is formed on the entire surface of the first spacer. This prevents a short from being formed between the gate electrode, the source, and the drain.
Description
본 발명은 반도체장치의 금속 실리사이드(silicide) 형성방법에 관한 것으로서, 특히 게이트 전극의 스페이서(spacer)에 티타늄 실리사이드가 형성되는 것을 방지하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming metal silicides in a semiconductor device, and more particularly, to a method of preventing titanium silicide from being formed in a spacer of a gate electrode.
반도체장치를 제조하는 과정에서 표면의 면 저항을 감소시키기 위해선 표면을 실리사이드화하는데, 예를 들면, 모스(MOS) 트랜지스터의 알·씨(RC) 지연시간을 줄이기 위하여 트랜지스터의 게이트, 소오스 및 드레인영역의 표면에 티타늄 실리사이드층을 형성하여 면 저항을 줄이는 경우이다. 이상적인 티타늄 실리사이드층의 형성방법을 기술하면, 먼저, 반도체기판을 활성영역과 비활성영역, 즉 필드영역으로 구분한다. 이어서 활성영역에 게이트산화막을 성장시키고 게이트전극을 형성하는 물질로써 일반적으로는 N+폴리 실리콘층을 반도체기판의 전면에 증착하고 폴리실리콘층을 패터닝하여 게이트전극을 패터닝한다. 계속해서 반도체기판의 소오스 및 드레인 영역에 얕고 도전성 불순물을 이온주입하여 저 농도 도핑 드레인(Lightly Doped Drain:이하, LDD라 한다)영역을 형성한다. 이 상태에서 게이트 전극의 측면에 실리콘 산화막 또는 질화막(Si3N4)을 사용하여 스페이서(spacer)를 형성한다. 스페이서를 자기정합(self align)마스크로 사용하여 소오스 및 드레인 영역에 LDD불순물층보다 깊은 불순물층을 형성한다. 계속해서 상기 결과물 전면에 티타늄(Ti)층을 형성한 후 1차로 티타늄층을 적정한 온도에서 일정시간 가열하면 소오스, 드레인 및 게이트 전극의 표면에는 C49구조의 실리콘 티타늄층(TiSi2) 즉, 티타늄 실리사이드층이 형성되며 스페이서 표면에는 티타늄 실리사이드층이 형성되지 않고 형성된 그대로 티타늄층이 남아 있게 된다. 이 상태에서 스페이서에 표면에 있는 티타늄층등 반응하지 않은 티타늄층을 제거한다. 그리고 2차로 적정온도에서 일정시간동안 결과물을 열처리한다. 이 결과 소오스, 드레인 및 게이트전극의 표면에는 C54구조의 실리콘 티타늄층 즉, 티타늄 실리사이드층이 최종적으로 형성되어 면 저항이 낮아진다. 이와 같은 이상적인 티타늄 실리사이드층 형성방법은 실제 반도체제조공정에서는 형성하기가 어렵다. 반도체장치의 제조공정에서는 공정조건등에 따라 불필요한 반응이나 현상이 발생되어 공정상 여러 문제점을 내포하고 있다.To reduce the surface resistance of the surface during the manufacture of a semiconductor device, the surface is silicided, for example, the gate, source and drain regions of the transistor in order to reduce the RC delay time of the MOS transistor. It is the case that the surface resistance is reduced by forming a titanium silicide layer on the surface of. In describing an ideal method of forming a titanium silicide layer, a semiconductor substrate is first divided into an active region and an inactive region, that is, a field region. Subsequently, a gate oxide film is grown in the active region and a gate electrode is formed. Generally, an N + polysilicon layer is deposited on the entire surface of the semiconductor substrate and the polysilicon layer is patterned to pattern the gate electrode. Subsequently, shallow, conductive impurities are implanted into the source and drain regions of the semiconductor substrate to form a lightly doped drain (hereinafter referred to as LDD) region. In this state, a spacer is formed on the side of the gate electrode by using a silicon oxide film or a nitride film (Si 3 N 4 ). The spacer is used as a self align mask to form an impurity layer deeper than the LDD impurity layer in the source and drain regions. Subsequently, after forming the titanium (Ti) layer on the entire surface of the resultant, the titanium layer is primarily heated at an appropriate temperature for a predetermined time, and the surface of the source, drain, and gate electrodes has a C49 structure of silicon titanium layer (TiSi 2 ), that is, titanium silicide. The layer is formed and the titanium silicide layer is not formed on the spacer surface and the titanium layer remains as it is. In this state, an unreacted titanium layer such as a titanium layer on the surface of the spacer is removed. Secondly, the resultant is heat-treated at a proper temperature for a predetermined time. As a result, a silicon titanium layer having a C54 structure, that is, a titanium silicide layer is finally formed on the surfaces of the source, drain, and gate electrodes, thereby lowering the sheet resistance. Such an ideal method of forming a titanium silicide layer is difficult to form in an actual semiconductor manufacturing process. In the manufacturing process of the semiconductor device, unnecessary reactions or phenomena occur depending on the process conditions and so on, which includes various problems in the process.
종래 기술에 의한 반도체장치의 티타늄 실리사이트층 형성방법과 이 과정에서 발생되는 문제점들은 첨부된 도면을 참조하여 상세하게 설명한다.A method of forming a titanium silicide layer of a semiconductor device according to the prior art and problems occurring in the process will be described in detail with reference to the accompanying drawings.
도 1 내지 도 4는 종래 기술에 의한 반도체장치의 금속 실리사이드(silicide)층 형성방법을 단계별로 나타낸 도면들이다.1 to 4 are diagrams showing step by step methods for forming a metal silicide layer of a semiconductor device according to the prior art.
도 1은 게이트전극(16)을 형성한 뒤 얕은 불순물층(18, 19)을 형성하는 단계이다. 구체적으로는 반도체기판(10)을 활성영역과 비 활성영역, 즉 필드영역으로 구분한다. 활성영역에는 후 공정에서 각종 반도체소자들이 형성된다. 그리고 필드영역에는 반도체소자들을 전기적으로 절연시키위한 영역이다. 이를 위해 필드영역에는 필드산화막(12)을 형성한다. 이어서 활성영역 상에 게이트 산화막(14)과 게이트전극(16)을 순차적으로 형성 한다. 게이트전극(16)은 인-시츄(in-situ)도핑된 실리콘층으로 형성한다. 계속해서 게이트전극(16)과 필드산화막을 자기정합 마스크로 사용하여 반도체기판(10) 전면에 도전성 불순물을 낮은 에너지로 이온주입하여 저 농도의 얕은 불순물층(18, 19)을 형성한다. 이 결과 게이트 전극(16)을 중심으로 반도체기판(10) 전면에는 저 농도의 얕은 불순물층(18, 19)이 형성된다. 저 농도의 얕은 불순물층(18, 19)은 소오스나 드레인 영역이 되는데, 편의 상 도 1의 도면에서 게이트전극(16)의 우측에 형성된 저 농도의 얕은 불순물층(19)을 드레인 영역이라 하고 게이트전극(16)의 좌측에 형성된 저 농도의 얕은 불순물층(18)을 소오스 영역이라 한다.FIG. 1 is a step of forming shallow impurity layers 18 and 19 after forming the gate electrode 16. Specifically, the semiconductor substrate 10 is divided into an active region and an inactive region, that is, a field region. Various semiconductor devices are formed in the active region in a later process. The field region is a region for electrically insulating semiconductor devices. To this end, a field oxide film 12 is formed in the field region. Subsequently, the gate oxide film 14 and the gate electrode 16 are sequentially formed on the active region. The gate electrode 16 is formed of an in-situ doped silicon layer. Subsequently, using the gate electrode 16 and the field oxide film as a self-aligning mask, ion impurities are implanted with low energy into the entire surface of the semiconductor substrate 10 to form shallow impurity layers 18 and 19 of low concentration. As a result, shallow impurity layers 18 and 19 of low concentration are formed on the entire surface of the semiconductor substrate 10 around the gate electrode 16. The shallow impurity layers 18 and 19 of low concentration become a source or a drain region. For convenience, the shallow impurity layer 19 formed on the right side of the gate electrode 16 in FIG. 1 is referred to as a drain region. The low concentration shallow impurity layer 18 formed on the left side of the electrode 16 is called a source region.
도 2는 소오스 및 드레인 영역(18, 19)에 보다 깊은 불순물층(22)을 형성하는 단계이다. 구체적으로는, 게이트전극(16)이 형성된 반도체기판 (10) 전면에 일정두께의 절연막을 형성하여 그 전면을 이방성식각한다. 이 결과 게이트전극(16)의 측면에는 절연막 스페이서 (20)가 형성된다. 절연막은 실리콘산화막이나 질화막으로 형성된다. 절연막 스페이서(20)를 자기정합 마스크로 사용하여 반도체기판(10) 전면에 높은 주입에너지로 도전성불순물을 고 농도로 이온주입한다. 이 결과 소오스 및 드레인 영역(18, 19)에는 얕은 불순물층보다 더 깊은 고 농도의 불순물층(22)이 형성된다. 고 농도의 깊은 불순물층(22)의 형성으로 인해 소오스 및 드레인 영역(18, 19)은 저 농도의 얕은 불순물층이 절연막 스페이서(20) 아래에만 형성되는 LDD구조의 불순물층이 형성된다.2 is a step of forming a deeper impurity layer 22 in the source and drain regions 18 and 19. Specifically, an insulating film having a predetermined thickness is formed on the entire surface of the semiconductor substrate 10 on which the gate electrode 16 is formed, and the entire surface is anisotropically etched. As a result, an insulating film spacer 20 is formed on the side of the gate electrode 16. The insulating film is formed of a silicon oxide film or a nitride film. The insulating impurity spacer 20 is used as a self-aligning mask to ion-implant conductive impurities at a high concentration with high injection energy on the entire surface of the semiconductor substrate 10. As a result, a high concentration impurity layer 22 is formed in the source and drain regions 18 and 19, which is deeper than the shallow impurity layer. Due to the formation of the high concentration deep impurity layer 22, the source and drain regions 18 and 19 form an impurity layer of LDD structure in which a shallow impurity layer of low concentration is formed only under the insulating film spacer 20.
도 3은 금속 실리사이드층(24)을 형성하는 단계이다. 구체적으로는 소오스영역, 드레인영역 및 게이트전극(18, 19, 16)의 노출된 면의 면 저항을 낮추기 위한 금속 실리사이드층의 형성의 전 단계로서 금속층(24)을 형성하는데, 금속층(24)은 티타늄층으로 형성한다. 금속층(24)을 형성한 후 결과물을 2차로 나누어서 급속 열처리한다. 1차 급속 열처리는 650℃에서 30초간 실시하는데, 금속층(24)은 티타늄층으로 형성되었으므로 소오스 영역, 드레인 영역 및 게이트전극(18, 19 및 16)의 표면에는 티타늄층이 그 계면에서 실시사이드화되어 C49구조의 실리콘 티타늄층(비 저항 42μΩ㎝)이 형성된다. 이때, 절연막 스페이서(20)에는 자유로운 실리콘 원자가 없어서 실리사이드화된 실리콘 티타늄층이 형성되지 않는 것이 이상적이지만, 1차 열처리 과정에서 소오스영역, 드레인 영역 또는 게이트전극(18, 19, 16)으로부터 실리콘원자의 외부확산에 의해 절연막 스페이서(20)에도 자유로운 실리콘원자가 존재하게 된다. 따라서 절연막 스페이서(20)의 표면에도 소오스 영역, 드레인 영역 또는 게이트전극(18, 19, 16)의 상부보다는 작은 영역이지만, 실리사이드화가 형성되어 부분적으로 실리콘 티타늄층이 형성된다. 절연막 스페이서(20)에 자유로운 실리콘원자가 없더라도 절연막 스페이서(20)를 구성하는 물질인 실리콘 산화막(SiO2)이나 질화막(Si3N4) 자체와 티타늄원자(Ti)가 결합하여 표면에 티타늄 실리사이층을 형성하기도 한다.3 is a step of forming the metal silicide layer 24. Specifically, the metal layer 24 is formed as a preliminary step of forming the metal silicide layer for lowering the sheet resistance of the source region, the drain region, and the exposed surfaces of the gate electrodes 18, 19, and 16. It is formed of a titanium layer. After the metal layer 24 is formed, the resultant is divided into secondary heat treatments. The first rapid heat treatment is performed at 650 ° C. for 30 seconds. Since the metal layer 24 is formed of a titanium layer, a titanium layer is formed on the surface of the source region, the drain region, and the gate electrodes 18, 19, and 16 at the interface thereof. As a result, a silicon titanium layer having a C49 structure (42 μm resistivity) is formed. At this time, it is ideal that the silicided silicon titanium layer is not formed in the insulating film spacer 20 because there are no free silicon atoms, but the silicon atoms from the source region, the drain region, or the gate electrode 18, 19, 16 are not formed in the first heat treatment process. Due to external diffusion, free silicon atoms are also present in the insulating film spacer 20. Therefore, although the region of the insulating film spacer 20 is smaller than the source region, the drain region, or the top of the gate electrodes 18, 19, and 16, silicidation is formed to partially form a silicon titanium layer. Even if there is no free silicon atom in the insulating film spacer 20, the silicon silicide layer (SiO 2 ) or the nitride film (Si 3 N 4 ) itself and the titanium atom (Ti) are combined to form a titanium silicide layer on the surface. It may form.
1차 열처리후에는 금속층(24)에서 실리사이드화가 일어나지 않은 부분을 제거하기 위해 습식식각공정을 실시한다. 습식식각공정에 사용하는 식각액으로는 황산(H2SO4)을 사용한다. 황산에 의해 금속층(24)중 소오스영역(18), 드레인영역(19), 게이트 전극(16) 또는 절연막 스페이서(20)에서 실리사이드화 되지 않은 티타늄층은 제거된다.After the first heat treatment, a wet etching process is performed to remove a portion of the metal layer 24 where silicide is not generated. Sulfuric acid (H 2 SO 4 ) is used as an etchant used in the wet etching process. Sulfuric acid is removed from the source layer 18, the drain region 19, the gate electrode 16 or the insulating film spacer 20 in the metal layer 24 by the sulfuric acid.
도 4는 도 3의 결과물을 황산을 이용한 습식식각후의 2차 열처리를 마친 결과물을 나타낸다. 구체적으로, 황산을 이용한 습식식각에 의해 금속층(도 3의 24)중 소오스영역(18), 드레인영역(19), 게이트 전극(16) 또는 절연막 스페이서(20)의 표면에는 티타늄 실리사이드화된 부분(24a, 24b)만 남고 나머지 티타늄층은 완전히 제거된다. 티타늄 실리사이드화된 부분(24a, 24b)에서 참조번호 24a는 소오스영역(18), 드레인 영역(19) 및 게이트전극(16)의 표면에 정상적으로 형성된 티타늄 실리사이드층이다. 그리고 참조번호 24b는 절연막 스페이서(20)의 표면에 형성된 불필요한 티타늄 실리사이드층을 나타낸다. 구체적으로는 1차 열처리 후 황산을 이용하여 소오스(18), 드레인(19) 또는 드레인 영역과 반응을 하지 않은 금속층(24)의 성분을 게거한 후 그 결과물을 2차로 급속 열처리 한다. 2차 급속 열처리는 850℃에서 30초간 실시한다. 2차 급속 열처리 결과 1차 급속 열처리에서 형성된 C49구조의 티타늄 실리사이드층(24a, 24b)은 C54구조의 티타늄 실리사이드층으로 상태변화가 일어난다. C54구조의 티타늄 실리사이드층의 비 저항은 C49구조의 티타늄 실리사이드층보다 작은 15μΩ㎝정도로써 면 저항이 매우 낮아진다.FIG. 4 shows the result of the second heat treatment after wet etching with sulfuric acid in FIG. 3. Specifically, a titanium silicided portion is formed on the surface of the source region 18, the drain region 19, the gate electrode 16, or the insulating film spacer 20 in the metal layer 24 of FIG. 3 by wet etching using sulfuric acid. Only 24a, 24b) remain and the remaining titanium layer is completely removed. In the titanium silicided portions 24a and 24b, reference numeral 24a denotes a titanium silicide layer normally formed on the surfaces of the source region 18, the drain region 19, and the gate electrode 16. Reference numeral 24b denotes an unnecessary titanium silicide layer formed on the surface of the insulating film spacer 20. Specifically, after the first heat treatment, the sulfuric acid is used to remove the components of the metal layer 24 which has not reacted with the source 18, the drain 19, or the drain region, and then the resultant is rapidly heat treated secondly. Second rapid heat treatment is performed at 850 ° C. for 30 seconds. As a result of the secondary rapid heat treatment, the titanium silicide layers 24a and 24b having the C49 structure formed during the first rapid heat treatment have a state change to the titanium silicide layer having the C54 structure. The specific resistance of the titanium silicide layer having the C54 structure is about 15 µΩcm which is smaller than that of the titanium silicide layer having the C49 structure.
하지만, 종래 기술에 의한 반도체장치의 금속 실리사이드 (silicide)층 형성방법에서는 상술한 바와 같이 원하지 않는 부위인 절연막 스페이서의 표면에도 티타늄 실리사이드층이 형성된다. 따라서 티타늄 실리사이드층은 도전성을 갖고 있으므로 게이트전극과 소오스 및 드레인 영역간에 숏(short)이 형성되어 반도체장치의 작동에 좋지 않은 영향을 준다.However, in the conventional method for forming a metal silicide layer of a semiconductor device, the titanium silicide layer is formed on the surface of the insulating film spacer, which is an unwanted portion as described above. Therefore, since the titanium silicide layer is conductive, a short is formed between the gate electrode and the source and drain regions, which adversely affects the operation of the semiconductor device.
따라서 본 발명의 목적은 상술한 종래 기술이 갖는 문제점들을 해결하기 위한 것으로서, 특히 불필요한 영역에서 금속 실리사이드층의 형성을 방지하기 위해 실리콘원자를 포함하는 층과 티타늄층이 접촉되는 것을 방지하는 수단을 사용하는 반도체장치의 금속 실리사이드 (silicide)층 형성방법을 제공함에 있다.Accordingly, an object of the present invention is to solve the problems of the prior art described above, and in particular, a means for preventing contact between the layer containing silicon atoms and the titanium layer in order to prevent the formation of a metal silicide layer in an unnecessary area. A metal silicide layer forming method of a semiconductor device is provided.
도 1 내지 도 4는 종래 기술에 의한 반도체장치의 금속 실리사이드(silicide)층 형성방법을 단계별로 나타낸 도면들이다.1 to 4 are diagrams showing step by step methods for forming a metal silicide layer of a semiconductor device according to the prior art.
도 5 내지 도 10은 본 발명에 의한 반도체장치의 금속 실리사이드(silicide)층 형성방법을 단계별로 나타낸 도면들이다.5 to 10 are diagrams showing step by step methods for forming a metal silicide layer of a semiconductor device according to the present invention.
도면의 주요부분에 대한 부호설명Explanation of Signs of Major Parts of Drawings
10:반도체기판. 40:제1 절연막.10: Semiconductor substrate. 40: first insulating film.
40a:제2 스페이서(spacer). 42:금속층.40a: second spacer. 42: metal layer.
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체장치의 금속 실리사이드(silicide)층 형성방법은 반도체기판 상에 게이트전극을 형성하는 제1 단계; 상기 게이트 전극을 마스크로 하여 상기 게이트전극의 좌,우 반도체기판의 소오스 및 드레인 영역에 저 농도의 얕은 제1 불순물 층을 형성하는 제2 단계; 상기 게이트 전극의 측면에 제1 스페이서(spacer)를 형성하는 제3 단계; 상기 제1 스페이서를 마스크로 하여 상기 제1 불순물층 영역내에 고 농도의 깊은 불순물층(이하, 제2 불순물층이라 한다)을 형성하는 제4 단계; 상기 제1 스페이서의 전면에 실리콘을 함유하지 않는 제2 스페이서를 형성하는 제5 단계; 상기 제2 스페이서(spacer)를 포함하는 결과물 전면에 금속층을 형성하는 제6 단계; 상기 금속층과 접촉되는 상기 소오스, 드레인 영역 및 게이트전극의 표면에 금속 실리사이드층을 형성하는 제7 단계; 상기 금속층중에서 실리사이드층을 형성하지 않은 부분과 상기 제2 스페이서를 순차적으로 제거하는 제8 단계; 및 상기 금속 실리사이드층의 구조를 변화시키는 제9 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of forming a metal silicide layer of a semiconductor device according to the present invention comprises a first step of forming a gate electrode on a semiconductor substrate; Forming a shallow first impurity layer having a low concentration in the source and drain regions of the left and right semiconductor substrates of the gate electrode using the gate electrode as a mask; A third step of forming a first spacer on a side of the gate electrode; A fourth step of forming a deep impurity layer (hereinafter, referred to as a second impurity layer) having a high concentration in the first impurity layer region using the first spacer as a mask; A fifth step of forming a second spacer containing no silicon on the entire surface of the first spacer; A sixth step of forming a metal layer on the entire surface of the resultant including the second spacer; Forming a metal silicide layer on surfaces of the source, drain region, and gate electrode in contact with the metal layer; An eighth step of sequentially removing the portion of the metal layer that does not form a silicide layer and the second spacer; And a ninth step of changing the structure of the metal silicide layer.
상기 제1 스페이서는 실리콘 산화막 또는 질화막으로 형성한다. 상기 제5 단계의 제2 스페이서를 형성하는 단계는 (a) 상기 제2 불순물층이 형성된 반도체기판 전면에 상기 실리콘을 함유하지 않는 제1 절연막을 형성하는 단계; 및 (b) 상기 제1 절연막 전면을 에치 백 하는 단계를 더 포함한다.The first spacer is formed of a silicon oxide film or a nitride film. The forming of the second spacer of the fifth step may include: (a) forming a first insulating layer containing no silicon on the entire surface of the semiconductor substrate on which the second impurity layer is formed; And (b) etching back the entire surface of the first insulating layer.
상기 제2 스페이서를 형성하는 제1 절연막으로는 실리콘을 함유하지 않는 절연막이라면 어떠한 것이라도 사용할 수 있으며 질화붕소(BN)막, 삼 산화 이 붕소(B2O3)막 및 탄화 붕소(B4C)막으로 이루어진 일군중 선택된 어느 한 막으로 형성하는 것이 바람직하나, 질화붕소막으로 형성하는 것이 더욱 바람직하다. 상기 질화붕소막은 저압 화학기상 증착법(Low Pressure Chemical Vapor Deposition:이하, LPCVD라 한다) 또는 플라즈마 베이스 화학기상증착법(Plasma Enhancede CVD:이하, PECVD라 한다)으로 형성하는데 그 형성조건으로는 300℃∼400℃의 온도범위에서 1토르(Torr) 의 압력으로 육 수소화 이 붕소(B2H6)와 암모니아(NH3)를 반응시켜 형성한다. 상기 금속층으로는 티타늄(Ti)층, 코발트(Co)층, 니켈(Ni)층, 텅스텐(W)층, 몰리브덴(Mo)층, 백금(Pt)층 및 바나듐(V)층으로 이루어진 천이금속 군중에서 선택된 어느 한 층으로 형성할 수 있으나 티타늄층으로 형성하는 것이 바람직하다.Any insulating film containing no silicon may be used as the first insulating film forming the second spacer, and a boron nitride (BN) film, a boron trioxide (B 2 O 3 ) film, and boron carbide (B 4 C) may be used. It is preferable to form one selected from the group consisting of a) film, but more preferably to form a boron nitride film. The boron nitride film is formed by Low Pressure Chemical Vapor Deposition (hereinafter referred to as LPCVD) or Plasma Enhancede CVD (hereinafter referred to as PECVD). It is formed by reacting boron hexahydride (B 2 H 6 ) with ammonia (NH 3 ) at a pressure of 1 Torr in the temperature range of ℃. The metal layer may include a titanium (Ti) layer, a cobalt (Co) layer, a nickel (Ni) layer, a tungsten (W) layer, a molybdenum (Mo) layer, a platinum (Pt) layer, and a vanadium (V) layer. It may be formed of any one layer selected from but is preferably formed of a titanium layer.
상기 제7 단계에서 1차 급속 열처리는 650℃에서 30초간 실시하고 상기 제9 단계의 2차 급속 열처리는 850℃에서 30초간 실시한다. 상기 제7 단계에서 상기 금속층 실리사이드층은 그 결정구조가 C49구조로 형성되는데, 상기 제9 단계의 2차 급속 열처리에 의해서 C54구조로 바뀐다. 상기 제8 단계에서 상기 금속층중에서 실리사이드층을 형성하지 않은 부분과 상기 제2 스페이서는 상기 금속 실리사이드층과는 높은 식각선택성이 있는 화학 에쳔터를 사용하여 제거하는 것을 특징으로 한다. 상기 금속층중에서 실리사이드층을 형성하지 않은 부분과 상기 제2 스페이서는 황산(H2SO4)을 사용하여 제거하는 것을 특징으로 한다.In the seventh step, the first rapid heat treatment is performed at 650 ° C. for 30 seconds, and the second rapid heat treatment is performed at 850 ° C. for 30 seconds. In the seventh step, the metal layer silicide layer has a crystal structure of C49 structure, and is changed to the C54 structure by the second rapid thermal treatment of the ninth step. In the eighth step, the portion of the metal layer in which the silicide layer is not formed and the second spacer may be removed using a chemical etchant having high etching selectivity with respect to the metal silicide layer. Part of the metal layer, in which no silicide layer is formed, and the second spacer are removed using sulfuric acid (H 2 SO 4 ).
본 발명은 질화막 또는 실리콘 산화막으로 형성하는 제1 스페이서의 전면에 실리콘원자(Si)를 함유하지 않는 절연막으로 제2 스페이서를 형성하여 상기 제1 스페이서를 실리사이드화로부터 보호한 후에 결과물 전면에 실리사이드층을 형성하기 위한 금속층을 형성한다. 이어서 상기 금속층이 형성된 결과물 전면을 2차에 걸쳐서 급속 열처리하여 게이트전극, 소오스 및 드레인 영역의 상기 금속층과 직접 접촉되는 표면에만 금속 실리사이드층이 형성되도록 한다. 이에 따라 종래 기술에 의한 반도체장치의 금속 실리사이드층 형성 방법에서 처럼 게이트전극의 스페이서에 부분적으로 금속 실리사이드층이 형성되는 것을 방지하여 게이트전극과 소오스 및 드레인간에 숏(short)이 형성되는 것을 방지할 수 있다.According to the present invention, a second spacer is formed of an insulating film containing no silicon atoms (Si) on the entire surface of the first spacer formed of a nitride film or a silicon oxide film to protect the first spacer from suicide. A metal layer for forming is formed. Subsequently, the entire surface of the resultant metal layer is rapidly heat-treated at a secondary temperature so that the metal silicide layer is formed only on a surface directly contacting the metal layer of the gate electrode, the source, and the drain region. Accordingly, the metal silicide layer is partially prevented from being formed in the spacer of the gate electrode as in the method of forming the metal silicide layer of the semiconductor device according to the prior art, thereby preventing the formation of a short between the gate electrode and the source and the drain. Can be.
이하, 본 발명에 의한 반도체장치의 금속 실리사이드(silicide)층 형성방법과 그 잇점을 첨부된 도면을 참조하여 상세하게 설명한다. 아래의 설명에서 종래 기술의 설명에 인용된 참조번호와 동일한 참조번호는 동일한 부재를 의미한다.Hereinafter, a method of forming a metal silicide layer of a semiconductor device and its advantages will be described in detail with reference to the accompanying drawings. In the following description, the same reference numerals as the reference numbers cited in the description of the prior art mean the same members.
도 5 내지 도 10은 본 발명에 의한 반도체장치의 금속 실리사이드(silicide)층 형성방법을 단계별로 나타낸 도면들이다.5 to 10 are diagrams showing step by step methods for forming a metal silicide layer of a semiconductor device according to the present invention.
도 5는 반도체기판(10)에 제1 불순물층(18, 19)을 형성하는 단계이다. 구체적으로는 반도체기판(10)을 활성영역과 비활성영역, 즉 필드영역으로 구분한다. 활성영역에는 반도체소자들이 형성되고 필드영역에는 반도체소자들을 전기적으로 절연시키위해 필드산화막(12)을 형성한다. 이어서 상기 활성영역 상에 게이트 산화막(14)과 게이트전극(16)을 순차적으로 형성한다. 상기 게이트전극(16)은 인-시츄(in-situ)도핑된 실리콘층으로 형성한다. 계속해서 상기 게이트전극(16)과 상기 필드산화막을 자기정합 마스크로 사용하여 상기 반도체기판(10) 전면에 저 농도의 도전성 불순물을 낮은 에너지로 이온주입한다. 이 결과 상기 반도체기판(10)의 활성영역에는 저 농도의 얕은 불순물층(18, 19:이하, 제1 불순물층이라 한다)이 형성된다. 편의 상 상기 제1 불순물층(18, 19)중 도면상 상기 게이트전극(16)의 좌측에 형성된 불순물층(18)을 소오스영역이라 하고 우측에 형성된 불순물층(19)을 드레인 영역이라 한다.5 is a step of forming the first impurity layers 18 and 19 on the semiconductor substrate 10. Specifically, the semiconductor substrate 10 is divided into an active region and an inactive region, that is, a field region. Semiconductor devices are formed in the active region and field oxide films 12 are formed in the field region to electrically insulate the semiconductor devices. Subsequently, the gate oxide layer 14 and the gate electrode 16 are sequentially formed on the active region. The gate electrode 16 is formed of an in-situ doped silicon layer. Subsequently, using the gate electrode 16 and the field oxide film as a self-aligning mask, ion implantation of low concentrations of conductive impurities with low energy is performed on the entire surface of the semiconductor substrate 10. As a result, shallow impurity layers 18 and 19 (hereinafter referred to as first impurity layers) of low concentration are formed in the active region of the semiconductor substrate 10. For convenience, the impurity layer 18 formed on the left side of the gate electrode 16 among the first impurity layers 18 and 19 is called a source region, and the impurity layer 19 formed on the right side is called a drain region.
도 6은 반도체기판(10)의 소오스 및 드레인 영역에 상기 제1 불순물층(18, 19)보다 깊고 고 농도의 제2 불순물층(22)을 형성하는 단계이다. 구체적으로는, 상기 게이트 전극(16)이 형성된 반도체기판(10) 전면에 일정두께의 절연막을 형성하여 그 전면을 이방성식각한다. 이 결과 게이트전극(16)의 측면에는 제1 스페이서(20)가 형성된다. 상기 제1 스페이서(20)는 실리콘 산화막이나 질화막으로 형성한다. 상기 제1 스페이서(20)를 자기정합 마스크로 사용하여 상기 반도체기판(10) 전면에 도전성 불순물을 고 농도로 높은 주입에너지로 이온주입한다. 이 결과 상기 소오스 및 드레인 영역에는 상기 제1 불순물층(18, 19)보다 깊은 고 농도의 제2 불순물층(22)이 형성된다. 상기 제2 불순물층(22)의 형성으로 인해 상기 소오스 및 드레인 영역에는 상기 제1 불순물층(18, 19)이 상기 제1 스페이서(20) 아래에만 형성되는 LDD구조의 불순물층 영역이 형성된다.FIG. 6 is a step of forming a second impurity layer 22 deeper than the first impurity layers 18 and 19 in the source and drain regions of the semiconductor substrate 10. Specifically, an insulating film having a predetermined thickness is formed on the entire surface of the semiconductor substrate 10 on which the gate electrode 16 is formed, and the entire surface is anisotropically etched. As a result, a first spacer 20 is formed on the side of the gate electrode 16. The first spacer 20 is formed of a silicon oxide film or a nitride film. Using the first spacer 20 as a self-aligning mask, ion implantation is performed at a high concentration with high implantation energy of conductive impurities on the entire surface of the semiconductor substrate 10. As a result, the second impurity layer 22 having a higher concentration than the first impurity layers 18 and 19 is formed in the source and drain regions. Due to the formation of the second impurity layer 22, an impurity layer region of the LDD structure in which the first impurity layers 18 and 19 are formed only under the first spacer 20 is formed in the source and drain regions.
도 7은 제1 절연막(40)을 형성하는 단계이다. 구체적으로는 상기 제1 스페이서를 구비하는 게이트 전극(16)이 형성된 반도체기판(10)의 전면에 실리콘원자를 포함하지 않는 제1 절연막(40)을 형성한다. 더 상세히 설명하면, 상기 제1 절연막(40)은 상기 제1 스페이서(20)와 후 공정에서 형성되는 금속층과의 결합을 방지하기 위한 수단으로 사용한다. 따라서 이러한 목적에 부합되는 상기 제1 절연막(40)으로는 실리콘을 함유하지 않는 절연막이라면 어떠한 것이라도 사용할 수 있으며 특히, 질화 붕소(BN)막, 삼 산화 이 붕소(B2O3)막 및 탄화 붕소(B4C)막으로 이루어진 일군중 선택된 어느 한 막으로 형성하는 것이 바람직하나, 질화 붕소막으로 형성하는 것이 더욱 바람직하다.7 is a step of forming the first insulating film 40. Specifically, the first insulating film 40 containing no silicon atoms is formed on the entire surface of the semiconductor substrate 10 on which the gate electrode 16 having the first spacer is formed. In more detail, the first insulating film 40 is used as a means for preventing the coupling between the first spacer 20 and the metal layer formed in a later process. Therefore, any of the insulating films containing no silicon may be used as the first insulating film 40 meeting the above objectives. In particular, a boron nitride (BN) film, a boron trioxide (B 2 O 3 ) film, and carbonization may be used. Preferably, the film is formed of any one selected from the group consisting of boron (B 4 C) film, but more preferably formed from a boron nitride film.
상기 질화 붕소막을 이용하는 상기 제1 절연막(40)은 LPCVD 또는 PECVD방식으로 형성한다. 그 형성조건으로는 300℃∼400℃의 온도범위에 서 1토르(Torr)의 압력으로 육 수소화 이 붕소(B2H6)와 암모니아(NH3) 가스를 반응시켜 형성한다. 상기 육 수소화 이 붕소와 암모니아가스의 반응식은 다음과 같다.The first insulating film 40 using the boron nitride film is formed by LPCVD or PECVD. The formation conditions are formed by reacting boron hexahydride (B 2 H 6 ) with ammonia (NH 3 ) gas at a pressure of 1 Torr over a temperature range of 300 ° C. to 400 ° C. The reaction scheme of the boron hexahydride and ammonia gas is as follows.
B2H6+ 2NH3→ 2BN + 6H2 B 2 H 6 + 2NH 3 → 2BN + 6H 2
상기 질화 붕소결정 구조에는 두 가지가 있는데, 그 하나가 헥사고널(Hexagonal)구조이고 나머지 하나가 입방체(cubic)구조이다. 상기 헥사고널 구조의 질화 붕소결정은 그레파이트(graphite)처럼 소프트하며 저온 CVD로 형성한다. 그리고 상기 입방체구조의 질화 붕소결정은 다아아몬드구조와 유사하며 매우 단단하며 고온 CVD로 형성한다. 상기 PECVD방식으로 상기 질화 붕소를 형성하면, 약 400℃정도의 비교적 저온에서도 단단한 비 정질(Amorphous)형태의 질화 붕소막을 형성할 수 있으며, 이것은 일반적으로 반도체공정에서 흔히 사용하는 황산(H2SO4)용액에 용해가능한 성질을 갖고 있다.There are two kinds of boron nitride crystal structures, one of which is a hexagonal structure and the other of a cubic structure. The hexagonal boron nitride crystal is soft like graphite and is formed by low temperature CVD. The boron nitride crystal of the cube structure is similar to the diamond structure and is very hard and formed by high temperature CVD. When the boron nitride is formed by the PECVD method, a hard amorphous boron nitride film can be formed even at a relatively low temperature of about 400 ° C., which is a sulfuric acid (H 2 SO 4) commonly used in semiconductor processes. It has the property of being soluble in solution.
도 8은 제2 스페이서(40a)를 형성하는 단계이다. 구체적으로는 상기 제1 절연막(도 7의 40)의 전면을 에치 백(etch-back)한다. 상기 에치 백 결과 상기 제1 스페이서(20)의 전면을 제외하고는 상기 반도체기판(10)으로부터 상기 제1 절연막(도 7의 40)이 제거되어 상기 제1 스페이서(20)의 전면에는 상기 제1 절연막(도 7의 40)으로 된 제2 스페이서(40a)가 형성된다.8 is a step of forming the second spacer 40a. Specifically, the entire surface of the first insulating film 40 in FIG. 7 is etched back. As a result of the etch back, except for the entire surface of the first spacer 20, the first insulating layer 40 (see FIG. 7) is removed from the semiconductor substrate 10, and the first spacer 20 is disposed on the front surface of the first spacer 20. A second spacer 40a made of an insulating film (40 in Fig. 7) is formed.
도 9는 금속층(42)을 형성한 다음 1차 급속 열처리(Rapid Thermal Processing:이하, RTP라 한다)하는 단계이다. 구체적으로, 상기 도 8의 결과물 전면에 금속층(42)을 형성하는데, 상기 금속층(42)은 상기 게이트전극(16)이나 소오스 및 드레인 영역 표면에서 실리콘원자와 금속 실리사이드층을 형성한다. 상기 금속층(42)은 천이금속류로써 티타늄(Ti)층, 코발트(Co)층, 니켈(Ni)층, 텅스텐(W)층, 몰리브덴(Mo)층, 백금(Pt)층 및 바나듐(V)층으로 이루어진 천이금속 군중에서 선택된 어느 한 층으로 형성할 수 있으나 상기 티타늄층으로 형성하는 것이 바람직하다.9 is a step of forming a metal layer 42 and then performing first rapid thermal processing (hereinafter, referred to as RTP). Specifically, the metal layer 42 is formed on the entire surface of the resultant of FIG. 8, wherein the metal layer 42 forms a silicon atom and a metal silicide layer on the gate electrode 16 or the surface of the source and drain regions. The metal layer 42 is a transition metal such as a titanium (Ti) layer, a cobalt (Co) layer, a nickel (Ni) layer, a tungsten (W) layer, a molybdenum (Mo) layer, a platinum (Pt) layer, and a vanadium (V) layer. It may be formed of any one layer selected from the transition metal crowd consisting of, but is preferably formed of the titanium layer.
상기 금속층(42)이 형성된 것을 보면, 상기 게이트전극(16), 소오스 및 드레인 영역과는 직접 접촉되어 있으나, 상기 제1 스페이서(20)와는 상기 제2 스페이서(40a)로 인해 접촉이 차단되어 있다. 이와 같은 상태에서 금속 실리사이드층 형성의 제1 단계로서 상기 결과물을 1차 RTP처리하는데, 상기 1차 RTP처리는 650℃에 30초간 실시한다. 상기 1차 RTP결과 상기 금속층(42)과 접하는 실리콘원자를 포함하는 물질층사이에는 금속 실리사이드층(도 9에는 구체적으로 도시하지 않음)이 형성된다. 본 발명에 의한 반도체장치의 금속 실리사이드층 형성방법에서는 상기 금속층(42)과 접하는 실리콘원자를 함유하고 있는 물질층이 상기 게이트전극(16)과 소오스 및 드레인 영역이므로 상기 금속 실리사이드층이 형성되는 부분도 상기 게이트전극(16)과 소오스 및 드레인 영역의 계면이 되어 계면저항을 낮춘다. 예컨대, 상기 금속층(42)을 티타늄층으로 형성하는 경우에는 상기 티타늄층의 경우에는 비저항이 42μΩ㎝인데 반해 상기 1차 RTP에 의해 상기 티타늄층과 상기 게이트전극(16)과 소오스 또는 드레인 영역의 계면에 형성되는 C49의 결정구조를 갖는 티타늄 실리사이드층의 경우에는 비 저항이 30μΩ㎝정도로 저항이 낮아진다.When the metal layer 42 is formed, the gate electrode 16 is directly in contact with the source and drain regions, but the contact with the first spacer 20 is blocked due to the second spacer 40a. . In this state, as a first step of forming the metal silicide layer, the resultant product is subjected to primary RTP treatment. The primary RTP treatment is performed at 650 ° C. for 30 seconds. As a result of the primary RTP, a metal silicide layer (not specifically illustrated in FIG. 9) is formed between the material layers including silicon atoms in contact with the metal layer 42. In the method for forming the metal silicide layer of the semiconductor device according to the present invention, since the material layer containing silicon atoms in contact with the metal layer 42 is the source and drain regions of the gate electrode 16, the portion of the metal silicide layer is formed. The interface resistance between the gate electrode 16 and the source and drain regions is reduced. For example, in the case where the metal layer 42 is formed of a titanium layer, in the case of the titanium layer, the resistivity is 42 µ 계면 cm, whereas the interface between the titanium layer, the gate electrode 16 and the source or drain region is performed by the first RTP. In the case of the titanium silicide layer having the crystal structure of C49 formed on the substrate, the resistivity is lowered to a specific resistance of about 30 µΩcm.
상기 1차 RTP처리시 상기 게이트전극(16)과 소오스 및 드레인 영역으로부터 실리콘원자의 외부확산에 의해 상기 제1 스페이서(20)에는 종래 기술에 의한 반도체장치의 금속 실리사이드층 형성방법에서 처럼 자유로운 실리콘 원자가 존재한다. 하지만, 상기 제1 스페이서(20)의 전면에는 상기 실리콘 원자를 함유하지 않는 상기 제2 스페이서(40a)가 형성되어 있다. 따라서 종래와 같이 상기 제1 스페이서(20)의 일부면에 금속 실리사이드층이 형성되는 일은 일어나지 않는다. 따라서 상기 1차 RTP과정에서 상기 금속층(42)과 상기 제2 스페이서(40a)를 구성하는 요소들 예컨대, 티타늄과 질화 붕소간에는 반응하지만은 실리콘이 없으므로 TiSi2를 형성하지 않으므로 종래 기술의 문제점인 상기 게이트전극(16)과 소오스 또는 드레인 영역간에 숏이 발생되지는 않는다. 비록, 상기 1차 RTP과정에서 상기 게이트 전극(16)이나, 소오스 및 드레인 영역으로부터 실리콘원자의 외부확산에 의해 상기 제1 스페이서(20) 뿐만 아니라 상기 제2 스페이서(40a)도 상기 금속층(42)을 구성하는 요소와 결합할 수 있는 상태의 실리콘 원자가 존재하지만, 열역학적으로 상기 금속층(42)을 구성하는 요소 예컨대, 티타늄이라하면, 상기 티타늄(Ti)과 실리콘원자(Si)가 결합하는 것 보다는 상기 티타늄과 상기 제2 스페이서(40a)를 구성하는 요소의 하나인 붕소(B)가 결합하는 것이 열역학적으로 훨씬 쉽다. 수치적인 예로써 상기 두 결합의 깁스 자유에너지(Gibb's free energy;이하, G라 한다)차를 비교해본다. 구체적으로는 상기 티타늄과 상기 실리콘원자가 결합하는 경우 즉, 티타늄 실리사이드 TiSi2를 형성하는 경우에는 650℃에서 상기 깁스 자유 에너지차 ΔG는 -128kJ/mol이다.In the first RTP process, due to the external diffusion of silicon atoms from the gate electrode 16 and the source and drain regions, the first spacer 20 has free silicon atoms as in the conventional method of forming a metal silicide layer of a semiconductor device. exist. However, the second spacer 40a which does not contain the silicon atom is formed on the entire surface of the first spacer 20. Therefore, the metal silicide layer is not formed on a portion of the first spacer 20 as in the prior art. Therefore, the elements constituting the metal layer 42 and the second spacer 40a during the first RTP process, for example, do not form TiSi 2 because there is no silicon but reacts between titanium and boron nitride, which is a problem of the prior art. No short is generated between the gate electrode 16 and the source or drain region. Although not only the first spacer 20 but also the second spacer 40a may be formed on the metal layer 42 by external diffusion of silicon atoms from the gate electrode 16 or the source and drain regions in the first RTP process. Silicon atoms in a state capable of bonding with elements constituting the present invention exist, but thermodynamically, elements constituting the metal layer 42, for example, titanium, may be bonded rather than the titanium (Ti) and silicon atoms (Si). It is thermodynamically much easier for titanium and boron (B), one of the elements constituting the second spacer 40a, to bond. As a numerical example, the difference of Gibb's free energy (hereinafter, referred to as G) of the two bonds is compared. Specifically, when the titanium and the silicon atoms are bonded, that is, when titanium silicide TiSi 2 is formed, the Gibbs free energy difference ΔG is -128 kJ / mol at 650 ° C.
한편, 상기 티타늄과 상기 붕소가 결합하여 TiB2를 형성하는 경우에는 650℃에서 -309kJ/mol로써 상기 티타늄과 상기 실리콘원자가 결합하여 티타늄 실리사이드를 형성하는 것 보다 훨씬 더 열역학적으로 안정하다. 따라서 상기 1차 RTP과정에서 상기 제2 스페이서(40a)에 실리사이드층을 형성할 수 있는 자유로운 상태의 실리콘원자가 존재한다고 하더라도 열역학적 안정도 면에서 볼 때, 상기 제2 스페이서(40a)의 계면에서 금속 실리사이드층이 형성될 가능성을 매우 낮고 형성된다로 하더라고 매우 미미하여 상기 제2 스페이서(40a)의 전면에서는 상기 금속 실리사이드층이 형성되지 않는 것으로 보아도 아무런 문제가 발생되지 않는다.On the other hand, when the titanium and the boron is combined to form TiB 2 is -309 kJ / mol at 650 ℃ is more thermodynamically stable than the titanium and the silicon atoms are combined to form a titanium silicide. Therefore, in view of thermodynamic stability, the metal silicide layer is formed at the interface of the second spacer 40a even though silicon atoms in the free state capable of forming a silicide layer in the second spacer 40a are formed in the first RTP process. Even though the possibility of this formation is very low and is very small, no problem occurs even when the metal silicide layer is not formed on the front surface of the second spacer 40a.
상기 1차 RTP과정에서 상기 제2 스페이서(40a)의 전면에 형성되는 TiB2화합물은 비 저항이 9μΩ㎝∼15μΩ㎝인 도전성을 갖는데, 후속공정에서 제거해야한다. 다행히 TiB2화합물은 상기 금속 실리사이드층과는 높은 식각선택성이 있는 화학 에쳔터, 예컨대 황산(H2SO4)용액에 용해가능한 것으로 알려져 있다. 따라서 후속 공정에서 제거가능하다.The TiB 2 compound formed on the entire surface of the second spacer 40a in the first RTP process has a conductivity of 9 μm cm to 15 μm cm and should be removed in a subsequent step. Fortunately, TiB 2 compounds are known to be soluble in chemical etchant, such as sulfuric acid (H 2 SO 4 ) solution, having a high etching selectivity with the metal silicide layer. Thus it can be removed in a subsequent process.
도 10은 황산 스트립(strip) 및 2차 RTP 단계이다. 구체적으로는, 상기 1차 RTP과정의 결과 상기 금속층(도 9의 42)은 실리사이드층을 형성한 부분과 그렇지 않은 부분으로 나뉘어진다. 상기 금속층(도 9의 42)중 상기 금속 실리사이드층을 형성하지 않은 부분은 필요없으므로 다음공정을 진행하기 전에 제거해야 한다. 이와 같이 상기 금속층(도 9의 42)중에서 비 반응층을 제거하는 과정에서 상기 제2 스페이서(도 9의 40a)도 함께 제거하여 상기 게이트전극(16)을 포함하는 반도체기판(10) 상에 형성된 결과물 전면에는 상기 금속 실리사이드층 (44)만을 남긴다. 상기 금속층(도 9의 42)의 미 반응층과 상기 제2 스페이서(도 9의 40a)는 상술한 바 있는 상기 금속 실리사이드층과는 높은 식각선택성이 있는 황산과 같은 화학 에쳔터를 사용하여 습식방법으로 스트립하여 제거한다. 상기 제2 스페이서(도 9의 40a)는 상술한 바와 같이 붕소(B)를 포함하는 물질층으로 형성하기 때문에 상기 황산에는 쉽게 용해하는 성질이 있다. 따라서 제거에는 아무런 문제가 없다. 상기 황산을 이용한 결과 상기 금속층(도 9의 42)중 미 반응층 부분과 상기 제2 스페이서(도 9의 40a)는 완전히 제거되어 상기 게이트전극(16)과 소오스 및 드레인 영역의 표면에 형성된 상기 금속 실리사이드층(44)이 드러나게 된다. 계속해서 상기 금속 실리사이드층(44)의 비 저항을 더욱 낮게하여 상기 게이트전극(16), 소오스 및 드레인 영역의 계면에서 면저항을 더욱 낮추기 위해 상기 결과물은 2차 RTP처리 한다. 상기 2차 RTP는 850℃에서 30초간 실시한다. 상기 2차 RTP결과 상기 금속 실리사이드층(44)의 비 저항은 더욱 낮아지는데, 예를 들면, 상기 금속 실리사이드층(44)이 티타늄 실리사이드층일 경우에는 상기 제1 RTP에 의해 C49인 결정구조가 C54 결정구조로 바뀌면서 비 저항도 15μΩ㎝로 상기 제1 RTP에 비해 절반정도로 낮아진다. 따라서 상기 게이트 전극(16)과 소오스 및 드레인영역의 계면 저항은 실리사이드층을 형성하기 전 보다 크게 낮아진다.10 is a sulfuric acid strip and a second RTP step. Specifically, as a result of the first RTP process, the metal layer 42 in FIG. 9 is divided into a portion in which a silicide layer is formed and a portion in which the silicide layer is not formed. The portion of the metal layer (42 in FIG. 9) that does not form the metal silicide layer is not necessary and should be removed before proceeding to the next process. As such, in the process of removing the non-reactive layer from the metal layer 42 of FIG. 9, the second spacer 40a of FIG. 9 is also removed to be formed on the semiconductor substrate 10 including the gate electrode 16. Only the metal silicide layer 44 is left in front of the result. The unreacted layer of the metal layer (42 in FIG. 9) and the second spacer (40a in FIG. 9) are wetted using a chemical emitter such as sulfuric acid having high etching selectivity with the metal silicide layer described above. Strip to remove. Since the second spacer (40a of FIG. 9) is formed of the material layer containing boron (B) as described above, the sulfuric acid is easily dissolved. Thus there is no problem with removal. As a result of using the sulfuric acid, the unreacted layer portion and the second spacer (40a of FIG. 9) of the metal layer 42 of FIG. 9 are completely removed to form the metal formed on the surface of the gate electrode 16 and the source and drain regions. The silicide layer 44 is exposed. Subsequently, in order to further lower the specific resistance of the metal silicide layer 44 to further lower the sheet resistance at the interface between the gate electrode 16, the source and drain regions, the resultant is subjected to secondary RTP treatment. The secondary RTP is carried out for 30 seconds at 850 ℃. As a result of the secondary RTP, the specific resistance of the metal silicide layer 44 is further lowered. For example, when the metal silicide layer 44 is a titanium silicide layer, the crystal structure of C49 is C54 due to the first RTP. As the structure is changed, the specific resistance is also about 15 µΩcm, which is about half lower than that of the first RTP. Therefore, the interface resistance between the gate electrode 16 and the source and drain regions is significantly lower than before the silicide layer is formed.
이상, 본 발명에 의한 반도체장치의 금속 실리사이드층 형성방법은 질화막 또는 실리콘 산화막으로 형성하는 제1 스페이서의 전면에 실리콘 원자(Si)를 함유하지 않는 열 역학적으로 실리콘원자보다 더 안정된 결합을 형성할 수 있는 절연막으로 제2 스페이서를 형성한 후에 결과물 전면에 실리사이드층을 형성하기 위한 금속층을 형성한다. 이어서 상기 금속층이 형성된 결과물 전면을 2차에 걸쳐서 RTP처리하여 게이트전극, 소오스 및 드레인 영역의 상기 금속층과 직접 접촉되는 표면에만 금속 실리사이드층이 형성되도록 한다. 이에 따라 종래 기술에 의한 반도체장치의 금속 실리사이드층 형성 방법에서는 상기 게이트전극의 제1 스페이서에 부분적으로 금속 실리사이드층이 형성되는 반면, 본 발명에서는 상기 제1 스페이서의 전면에 금속 실리사이드층이 형성되는 것을 완전히 방지하여 게이트전극과 소오스 및 드레인간에 숏(short)이 형성되는 것을 막을 수 있다.As described above, the method of forming the metal silicide layer of the semiconductor device according to the present invention can form more stable bonds than the silicon atoms thermodynamically without containing silicon atoms (Si) on the entire surface of the first spacer formed of the nitride film or the silicon oxide film. After forming the second spacer with the insulating film, a metal layer for forming a silicide layer on the entire surface of the resultant is formed. Subsequently, the entire surface of the resultant product on which the metal layer is formed is subjected to RTP treatment so that the metal silicide layer is formed only on the surface of the gate electrode, the source and the drain region directly contacting the metal layer. Accordingly, in the conventional method of forming the metal silicide layer of the semiconductor device, the metal silicide layer is partially formed on the first spacer of the gate electrode, whereas in the present invention, the metal silicide layer is formed on the entire surface of the first spacer. This prevents a short from being formed between the gate electrode, the source, and the drain.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit of the present invention.
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