KR100189248B1 - 중앙처리장치의 인터럽트 신호 공급회로 - Google Patents

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KR100189248B1
KR100189248B1 KR1019960013088A KR19960013088A KR100189248B1 KR 100189248 B1 KR100189248 B1 KR 100189248B1 KR 1019960013088 A KR1019960013088 A KR 1019960013088A KR 19960013088 A KR19960013088 A KR 19960013088A KR 100189248 B1 KR100189248 B1 KR 100189248B1
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Abstract

구성이 단순하고 중앙처리장치의 인터럽트 제어 신뢰성이 높은 회로를 제공하기 위해 상기 중앙처리장치(U3)의 M1 신호와 IORQ 신호를 논리합하는 오아게이트(U2)와, 1KHz를 클럭으로 하여 상기 오아게이트(U2)의 출력 즉, 상기 중앙처리장치(U3)의 M1 또 IORQ 신호 중 어느 하나의 신호가 발생하더라도 인터럽트 신호를 발생하는 디플립플롭(U1)으로 구성됨을 특징으로 하고 있다.

Description

중앙처리장치의 인터럽트신호 공급회로
제1도는 본 발명의 실시예에 따른 회로도
본 발명은 중앙처리장치를 사용하는 시스템에 있어서 인터럽트 신호 발생회로에 관한 것이다.
종래 중앙처리장치를 사용하는 통신 시스템은 소프트웨어적으로 운용상 기초적으로 인터럽트신호를 외부에서 제공받아 왔었다. 이는 대부분 소프트웨어적 또는 하드웨어적으로 복잡하게 구성되는 것이 일반적인 방법이었다.
따라서 본 발명의 목적은 구성이 단순하고 중앙처리장치의 인터럽트 제어에 있어 신뢰성을 높이는 회로를 제공함에 있다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 실예에 따른 회로도로서, 시스템의 전체를 제어하는 중앙처리장치(U3)와, 상기 중앙처리장치(U3)의 M1 신호와 IORQ 신호를 논리합하는 오아게이트(U2)와, 1KHz를 클럭단(CK)의 클럭으로 사용하고 전원단(Vcc)이 데이터단(D)과 프리세트단(PR)이 연결되며 상기 오아게이트(U2)의 출력 IORQ이 클리어단(CLR)으로 입력토록 구성되어 상기 중앙처리장치(U2)의 M1 또 신호중 어느 하나의 신호의 발생이 있더라도 상기 중앙처리장치(U3)의 인터럽트(INT) 신호를 발생하는 디플립폴롭(U1)으로 구성된다.
따라서 본 발명의 구체적 일 실시예를 제1도를 참조하여 상세히 설명하면, 디플립플롭(U1)의 클럭단(CK)에서 하이에지 트리거가 입력될 때마다 먼저 전원단(Vcc)과 프리세트단(PR)과 결합된 데이타단(D)의 값이 출력단(Q)에 하이로 래치되고, 이 때 디플립플롭(U1)의 출력단(Q)에는 데이타단(D)의 반대값이 로우로 래치된다. 상기의 조건으로 중앙처리장치(U3)의 인터럽트단(INT)으로 디플립플롭(U1)의 출력단(Q)의 출력 즉, 로우가 인가되면 상기 중앙처리장치(U3)는 인터럽트가 걸리게 된다. 상기 중앙처리장치(U3)는 인터럽트 신호가 입력될 때마다 Z-80A형 중앙처리장치(U3)에 의해서 감지된다. 상기 중앙처리장치(U3)가 인터럽트상태를 감지하면, 상기 중앙처리장치(U3)는 다음 M1 사이클에서 M1단자와 IORQ단자를 동시에 또는 어느 하나가 로우가 되면 오아게이트(U2)의 출력은 로우가 되므로 디플립플롭(U1)은 클리어 되어 출력단(Q)은 하이가 되며, 동시에 인가되고 있는 인터럽트를 해제 시키려고 한다. 상기 인터럽트는 런닝 중인 프로그램을 일시적으로 중지시키는 것이므로 최단시간 내에 걸려온 인터럽트를 해제시킬 필요가 있다. 상기 중앙처리장치(U3)가 M1단자와 IORQ단자를 통하여 동시에 로우를 출력시키는 경우는 인터럽트신호가 상기 중앙처리장치(U3)에 인가되어 이를 해제시키려고 할 때만 발생한다. 상기 중앙처리장치(U3)에서 출력되는 M1과 IORQ를 이용하여 디플립플롭(U1)에서 인가된 인터럽트를 해제시키려면 디플립플롭(U1)의 출력단(Q)를 하이로 복귀시키는 방법이 유일한 방법인데, 이는 디플립플롭(U1)의 클리어단(CLR)을 로우로 만들어 출력단(Q)를 로우로 만들어 주기 위해 오아게이트(U2)로 M1과 IORQ를 논리합하며, 상기 오아게이트(U2)의 출력을 클리어(CLR)단에 인가시켜 주면 된다. 상기 디플립플롭(U1)은 이 클리어신호를 받아 출력단(Q)을 하이로 복귀시켜 상기 중앙처리장치(U3)에 인가한 인터럽트를 해제하여, 상기 중앙처리장치(U3)가 다시 정상적으로 프로그램 런닝할 수 있도록 한다. 이후 다시 Imsec가 경과하여 클럭에 의해 다시 하이에지가 디플립플롭(U1)에 인가되면 다시 인터럽트가 상기 중앙처리장치(U3)에 인가되고, 이를 감지하고 해제시키려는 동작이 반복된다.
상술한 바와같이 구성이 단순하고 중앙처리장치의 인터럽트 제어에 있어 신뢰성을 높이는 잇점이 있다.

Claims (1)

  1. (정정) 중앙처리장치(U3)를 구비한 통신시스템의 인터럽트 발생회로에 있어서, 상기 중앙처리장치(U3)의 M1 신호와 IORQ 신호를 논리합하는 오아게이트(U2)와, 1KHz를 클럭단(CK)의 클럭으로 사용하고 전원단(Vcc)이 데이터단(D)과 프리세트단(PR)이 연결되며 상기 오아게이트(U2)의 출력이 클리어단(CLR)으로 입력토록 구성되어 출력단(Q)의 출력이 상기 중앙처리장치(U3)에 인터럽트(INT) 신호로 제공토록 하는 디플립폴롭(U1)으로 구성됨을 특징으로 하는 중앙처리장치의 인터럽트신호 공급회로.
KR1019960013088A 1996-04-26 1996-04-26 중앙처리장치의 인터럽트 신호 공급회로 KR100189248B1 (ko)

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