KR100188896B1 - Manufacturimg method for semiconductor device and bias ecrcvd apparatus therefor - Google Patents
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Abstract
본원 발명은 반도체장치의 제조방법과 그것에 사용되는 바이어스 ECRCVD 장치에 관한 것으로서, 기판의 표면부에 트렌치를 형성하고, 이어서 상기 트렌치를 바이어스 ECRCVD에 의해 형성한 절연막으로 메우고, 이어서 그것을 메울 때에 트렌치 외에 형성된 절연막에 의한 트렌치상의 홈의 폭을 넓게 하기 위한 절연막에 대한 수평복귀에칭을 행하고, 그후 상기 트렌치내의 절연막을 마스크하여 트렌치외의 절연막을 제거하는 반도체장치의 제조방법으로서, 상기 트렌치를 형성하기 전에 기판표면에 절연막에 대한 에칭에 대해서 내에칭성을 가진 에칭스톱층을 미리 형성해 두고, 트렌치내 절연막을 마스크해서 트렌치외 절연막의 제거 후 상기칭스톱층을 제거하는 것이다.The present invention relates to a method of manufacturing a semiconductor device and a bias ECRCVD apparatus used therein, wherein a trench is formed in a surface portion of a substrate, and then the trench is filled with an insulating film formed by bias ECRCVD, and then formed outside the trench when it is filled. A method of manufacturing a semiconductor device in which a horizontal return etching is performed on an insulating film for widening the width of a trench on the trench by an insulating film, and then the insulating film in the trench is masked to remove the insulating film other than the trench, wherein the substrate surface is formed before forming the trench. An etching stop layer having resistance against etching against an insulating film is formed in advance, and the insulating stop layer is removed by masking the insulating film in the trench and removing the insulating film outside the trench.
Description
제1a도 내지 h도는 본원 발명 반도체장치의 제조방법의 제1의 실시예를 공정순으로 도시한 단면도.1A to H are cross-sectional views showing, in process order, a first embodiment of a method of manufacturing a semiconductor device of the present invention.
제2도는 반도체장치의 제조방법에 사용하는 본원 발명 바이어스 ECRCVD 장치의 하나의 실시예를 도시한 단면도.2 is a cross-sectional view showing one embodiment of the bias ECRCVD apparatus of the present invention for use in the method of manufacturing a semiconductor device.
제3a도 내지 d도는 본원 발명 반도체장치의 제조방법의 제2의 실시예를 공정순으로 도시한 단면도.3A to 3D are sectional views showing, in process order, a second embodiment of the method of manufacturing a semiconductor device of the present invention.
제4a도 내지 d도는 본원 발명 반도체장치의 제조방법의 제3의 실시예를 공정순으로 도시한 단면도.4A to 4D are cross-sectional views showing, in process order, a third embodiment of the method of manufacturing a semiconductor device of the present invention.
제5도는 제4도에 도시한 실시예의 변형예를 도시한 단면도.FIG. 5 is a sectional view showing a modification of the embodiment shown in FIG.
제6a도 내지 e도는 종래예를 공정순으로 도시한 단면도.6A to 6E are cross-sectional views showing a conventional example in the order of process.
제7도 내지 제9도는 본원 발명이 해결하려고 하는 문제점을 설명하기 위한 단면도.7 to 9 are cross-sectional views for explaining the problem to be solved by the present invention.
제7도는 자락부분을 도시한 도면.7 shows a hem portion.
제8a, b도는 트렌치외 절연막의 에칭 후의 상태를 도시한 것.8A and 8B show a state after etching of the out-trench insulating film.
제8a도는 그 에칭이 이방성에칭의 경우를 도시.8A shows the case where the etching is anisotropic etching.
제8b도는 등방성에칭의 경우를 도시한 도면.8B shows a case of isotropic etching.
제9도는 레지스트막형성 장소확보를 위한 이방성에칭을 한 경우를 도시한 단면도.Fig. 9 is a sectional view showing the case where anisotropic etching is performed to secure the place of resist film formation.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 기판 2 : 트렌치1 substrate 2 trench
3 : 트렌치내의 절연막 3a : 트렌치 외의 절연막3: insulating film in trench 3a: insulating film in trench
4 : 레지스트막 17 : 반응실4: resist film 17: reaction chamber
22a : 절연막 CVD용 가스도입수단 22b : 절연막에칭용 가스도입수단22a: Gas introducing means for insulating film CVD 22b: Gas introducing means for insulating film etching
본원 발명은 반도체장치의 제조방법, 특히 기판의 표면부에 트렌치를 형성하고, 이어서 이 트렌치를 바이어스 ECRCVD에 의해 형성한 절연막으로 메우고, 이어서 그것을 메울 때에 트렌치 외에 형성된 절연막에 의한 트렌치상의 홈 폭을 넓게 하기 위한 절연막에 대한 수평복귀에칭을 행하고, 그 후 상기 트렌치내의 절연막을 마스크하여 트렌치 외의 절연막을 제거하는 반도체장치의 제조방법과, 그것에 사용하는 바이어스 ECRCVD 장치에 관한 것이다.The present invention provides a method of manufacturing a semiconductor device, in particular, forming a trench in the surface portion of a substrate, and then filling the trench with an insulating film formed by bias ECRCVD, and then filling the trench with a wide trench groove width by an insulating film formed outside the trench. The present invention relates to a method of manufacturing a semiconductor device in which horizontal return etching is performed on an insulating film to be removed, and then the insulating film in the trench is masked to remove the insulating film other than the trench, and a bias ECRCVD apparatus used therein.
본원 발명은 상기 반도체장치의 제조방법에 있어서, 트렌치외 절연막을 완전히 제거해서 평탄 매입을 가능하게 하기 위해, 미리 기판 표면에 에칭스톱층을 형성해 두는 것이며, 그것에 의해, 트렌치외 절연막에 대한 수평복귀에칭시에 트렌치외 절연막의 자락부를 완전히 제거할 수 있도록 하는 것을 가능하게 하는 것이다.In the method of manufacturing the semiconductor device, the etching stop layer is formed on the surface of the substrate in advance so as to completely remove the non-trench insulating film to enable flat embedding, whereby the horizontal return etching of the non-trench insulating film is performed. It is possible to make it possible to completely remove the hem portion of the out-of-trench insulating film at the time.
또한, 본원 발명은 바이어스 ECRCVD 장치에 있어서, 절연막의 형성과, 절연막의 에칭을 연속적으로 행하도록 하기 위해, 반응실내에 도입하는 가스를 절연막 형성용 가스와 절연막에칭용 가스와의 사이에서 전환할 수 있도록 한 것이다.In the bias ECRCVD apparatus, the present invention can switch the gas introduced into the reaction chamber between the insulating film forming gas and the insulating film etching gas in order to continuously form the insulating film and etch the insulating film. It would be.
종래에 있어서, IC, LSI, VLSI 등 반도체장치의 소자간 분리는 반도체기판의 표면부를 선택 산화함으로써 형성한 선택산화막(LOCOS)에 의해 행하는 것이 보통이었다. 그러나, 선택산화막에 의한 소자간 분리법은 바이비이크가 발생해서 치수변환차가 커진다는 결점이 있으므로 소자의 미세화에의 대응이 어려워져 가고 있다. 그래서, 바즈비이크가 발생하지 않고, 따라서 치수 변환차가 매우 작은 트렌치 분리법이 주목되고 있다.In the past, separation between elements of semiconductor devices such as ICs, LSIs, and VLSIs is usually performed by a selective oxide film (LOCOS) formed by selective oxidation of a surface portion of a semiconductor substrate. However, the separation method between devices by the selective oxide film has a drawback that the variance in the dimensional conversion becomes large due to the occurrence of a bike, making it difficult to cope with the miniaturization of the devices. Thus, a trench separation method has been noted, in which a bazbee is not generated, and thus the dimensional conversion difference is very small.
트렌치분리법은 예를 들면 일본국 특래소57(1982)-176742호 공보 또는 일본국 특래소60(1985)-53045호 공보에 소개되어 있는 바와 같이, 반도체기판의 표면부에 트렌치(홈)를 형성하고, 그 트렌치를 바이어스 ECRCVD에 의해 SiO2로 메우는 것이다. 제6도 a 내지 e는 바이어스 ECRCVD에 의한 트렌치 분리법의 일예를 공정순으로 표시한 단면도이다.The trench isolation method forms trenches (grooves) on the surface of a semiconductor substrate, for example, as described in Japanese Patent Application Laid-Open No. 57 (1982) -176742 or Japanese Patent Application Laid-Open No. 60 (1985) -53045. The trench is then filled with SiO 2 by bias ECRCVD. 6A to 6E are sectional views showing an example of the trench isolation method by bias ECRCVD in the order of process.
(A) 반도체기판(1)의 표면부에 트렌치(2)를 형성한 후, 바이어스 ECRCVD에 의해 SiO2로 이루어진 절연막(3)을 형성해서 이 절연막(3)으로 트렌치(2)를 메운다. 형성하는 절연막(3)의 두께는 트렌치깊이와 대략 동일하게 한다. 또한, 절연막은 트렌치 외, 즉 소자형성 영역이 되는 부분상에도 형성되고, (3a)는 그 트렌치외에 형성된 절연막을 도시한다. 제6a도는 절연막 형성 후의 상태를 도시한다.(A) After the trench 2 is formed in the surface portion of the semiconductor substrate 1, an insulating film 3 made of SiO 2 is formed by bias ECRCVD to fill the trench 2 with the insulating film 3. The thickness of the insulating film 3 to be formed is approximately equal to the trench depth. Further, the insulating film is formed outside the trench, that is, on the portion that becomes the element formation region, and (3a) shows the insulating film formed outside the trench. 6A shows a state after the formation of the insulating film.
(B) 다음에, 평탄면이 에칭되지 않는 조건으로 바이어스 ECRCVD에 의해 제6b도에 도시한 바와 같이 트렌치 외의 절연막(3a)을 화살표포로 표시한 바와 같이 수평방향으로 에칭한다. 이 바이어스 ECRCVD에 의한 수평방향의 에칭을 "수평복귀에칭" 또는 단순히 "수평복귀"라고 한다.(B) Next, as shown in Fig. 6B, the insulating film 3a other than the trench is etched in the horizontal direction by the arrow ECRCVD under the condition that the flat surface is not etched. The horizontal etching by this bias ECRCVD is called "horizontal return etching" or simply "horizontal return".
이와 같은 수평복귀는 트렌치(2)상에 형성된 절연막(3a)에 의한 홈의 폭을 넓게 하여 트렌치(2)를 덮는 레지스트막에 의한 마스크를 형성하기 쉽게 하기 위해 행한다.This horizontal return is performed to make it easier to form a mask by the resist film covering the trench 2 by widening the width of the groove by the insulating film 3a formed on the trench 2.
(C) 다음에, 레지스트막(4)의 도포 및 노광, 현상에 의해 제6c도에 도시한 바와 같이 트렌치내(2)의 절연막(3)을 레지스트막(4)으로 마스크한다.(C) Next, by applying, exposing and developing the resist film 4, the insulating film 3 in the trench 2 is masked with the resist film 4 as shown in FIG. 6C.
(D) 다음에, 제6d도에 도시한 바와 같이 레지스트막(4)을 마스크로 하는 이방성에칭에 의해 트렌치 외의 절연막(3a)을 제거한다.(D) Next, as shown in FIG. 6D, the insulating film 3a other than the trench is removed by anisotropic etching using the resist film 4 as a mask.
(E) 그후, 제6도(E)에 도시한 바와 같이 레지스트막(4)을 제거한다.(E) Then, as shown in FIG. 6E, the resist film 4 is removed.
이로써, 트렌치(2)내를 절연막(3)으로 매입할 수 있다.Thereby, the inside of the trench 2 can be embedded in the insulating film 3.
이 트렌치분리법은 평탄면에 대해서는 에칭레이트가 디포지션레이트보다 작고, 각도가 있는 면(평탄면에 대해 각도가 있는 면)에 대해서는 에칭레이트가 디포지션레이트보다 커진다는 바이어스 ECRCVD의 성질을 유효하게 살려서 좁은 트렌치에 대해서도 넓은 트렌치에 대해서도 같은 정도의 막두께의 절연막부터 메울 수 있으며, 그 점에서 우수하다고 일단은 말할 수 있다라고 하는 것은 보통의 CVD에 의해 트렌치를 메운 경우에는 보통의 CVD가 스텝커버레지성이 좋다는 특징이 있기 때문에, 절연막의 막두께는 좁은 트렌치를 메우는 부분에 있어서 두껍고, 넓은 트렌치를 메우는 부분에 있어서 얇아진다는 경향이 있으나, 바이어스 ECRCVD에 의한 매입에는 그와 같은 경향이 비교적 적기 때문이다.This trench isolation method effectively takes advantage of the bias ECRCVD property that the etch rate is smaller than the deposition rate for flat surfaces and that the etch rate is larger than the deposition rate for angled surfaces (angles with respect to the flat surface). It can be said that an insulating film of the same thickness can be filled from a narrow trench to a wide trench, and it can be said that it is excellent in that the normal CVD is a step cover when the trench is filled by normal CVD. This is because the film thickness of the insulating film tends to be thick in the portion filling the narrow trench and thin in the portion filling the wide trench, but such tendency is relatively small in the embedding by the bias ECRCVD. .
그러나, 제6a도 내지 e도는 어디까지나 각 공정이 이상적으로 진행된 경우의 상태를 도시하고 있으나, 실제로는 그와 같이 이상적으로는 진행되지 않고, 수평복귀에칭공정[제6b도]이 종료된 단계에서는 제7도에 도시한 바와 같이 트렌치 외 절연막(3a)의 측면의 하부가 자락모양이 된다. (5)는 이 자락모양의 부분을 표시한다.6a to e, however, show the state where each process has been ideally carried out to the last, but in reality, the process does not ideally proceed as such, and at the stage where the horizontal return etching process [Figure 6b] is finished, As shown in FIG. 7, the lower part of the side surface of the trench outer insulating film 3a becomes a hem shape. (5) indicates the part of the hem.
이와 같이, 자락모양부분(5)이 이루어지는 것은 절연막(3a)의 자락부분에서는 기판(1) 표면에 대한 각도가 0에 가까워지고, 수평복귀에칭에서는 거의 에칭되지 않게 되기 때문에 생기는 것으로 생각된다. 따라서, 만약 이대로 레지스트막(4)을 마스크로 하는 트렌치 외의 절연막(3)을 에칭하면, 그 에칭이 이방성(異方性)에칭의 경우는 제8a도에 도시한 바와 같이 레지스트막(4) 밑에 트렌치 외 절연막의 일부(5a)가 잔존하고, 등방성(等方性)에칭의 경우에는 제8b도에 도시한 바와 같이 트렌치내 절연막(3)의 일부가 결손되어 버리는 경우가 있다. (5b)는 그 결손된 부분을 표시한다. 이것은 내압불량의 원인이 된다.Thus, it is thought that the hem portion 5 is formed because the angle with respect to the surface of the substrate 1 approaches zero in the hem portion of the insulating film 3a and hardly etches in the horizontal return etching. Therefore, if the insulating film 3 other than the trench which uses the resist film 4 as a mask is etched as it is, if the etching is anisotropic etching, as shown in FIG. 8A, it will be underneath the resist film 4 A part 5a of the non-trench insulating film remains, and in the case of isotropic etching, a part of the insulating film 3 in the trench may be missing as shown in FIG. 8B. (5b) indicates the missing part. This causes a breakdown of pressure.
그래서, 수평복귀에칭 대신 이방성에칭을 행함으로써 절연막(3), (3a)을 에칭백해서 레지스트막(4)을 형성할 장소를 확보하려면, 제9도에 도시한 바와 같이 트렌치(2)내의 절연막(3)의 표면부까지 제거되어 매입 불충분한 상태가 된다. 이것도 아이솔레이션막의 내압불량을 초래하므로 바람직하지 않다.Therefore, in order to secure the place where the resist film 4 is formed by etching back the insulating films 3 and 3a by performing anisotropic etching instead of horizontal return etching, as shown in FIG. 9, the insulating film in the trench 2 is shown. It is removed to the surface part of (3), and it becomes a state with insufficient embedding. This is also undesirable because it causes a breakdown pressure resistance of the isolation film.
본원 발명은 이와 같은 문제점을 해결하기 위해 이루어진 것으로, 트렌치 외 절연막의 측면 하부에 자락모양의 부분이 생겨도 이 트렌치외 절연막을 완전히 제거해서 평탄매입을 가능하게 하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to completely remove the non-trench insulating film even when a hem-shaped portion is formed on the lower side of the non-trench insulating film to enable flat embedding.
본원 발명 반도체장치의 제조방법은 트렌치형성 전에 미리 기판형성 해 둘 표면에 에칭스톱층을 형성해 두는 것을 특징으로 한다.The method of manufacturing a semiconductor device of the present invention is characterized in that an etching stop layer is formed on a surface to be substrate-formed before trench formation.
본원 발명 바이어스 ECRCVD장치는 반응실내에 도입하는 가스를 절연막형성용 가스와 절연막에칭용 가스와의 사이에서 전환할 수 있도록 한 것을 특징으로 한다.The bias ECRCVD apparatus of the present invention is characterized in that the gas introduced into the reaction chamber can be switched between the insulating film forming gas and the insulating film etching gas.
본원 발명 반도체장치의 제조방법에 의하면, 트렌치 및 절연막을 형성한 후의 트렌치 외 절연막의 이방성에칭에 있어서 트렌치내 절연막의 표면부가 제거되어도 그 제거되는 두께를 에칭스톱층의 두께와 같게 해 두면 트렌치내 절연막의 표면은 기판의 표면과 같은 높이가 된다. 따라서, 그 후 트렌치내 절연막을 마스크한 트렌치외 절연막의 이방성에칭 및 에칭스톱층의 에칭에 의해 트렌치가 부족함이 없이 절연막으로 메워진 트렌치외 절연막이 완전히 제거된 곳의 대략 평탄한 매입이 실현된다.According to the method of manufacturing a semiconductor device of the present invention, in anisotropic etching of the trench and insulating film after forming the trench and the insulating film, the thickness of the insulating film in the trench is equal to the thickness of the etching stop layer even if the surface portion of the insulating film in the trench is removed. The surface of is the same height as the surface of the substrate. Therefore, after the anisotropic etching of the non-trench insulating film masking the insulating film in the trench and the etching of the etch stop layer, a substantially flat embedding where the non-trench insulating film filled with the insulating film is completely removed is realized.
본원 발명 바이어스 ECRCVD 장치에 의하면, 반응실내에 도입되는 가스를 전환할 수 있으므로, 가스의 전환에 따라 절연막의 CVD와 에칭을 연속적으로 행할 수 있으며, 드루풋을 높일 수 있다.According to the bias ECRCVD apparatus of the present invention, since the gas introduced into the reaction chamber can be switched, CVD and etching of the insulating film can be performed continuously according to the switching of the gas, thereby increasing the throughput.
이하, 본원 발명 반도체장치의 제조방법과 그것에 사용되는 바이어스 ECRCVD 장치를 도시 실시예에 따라 상세히 설명한다.Hereinafter, a method for manufacturing a semiconductor device of the present invention and a bias ECRCVD apparatus used therein will be described in detail according to an exemplary embodiment.
제1a도 내지 h도는 본원 발명 반도체장치의 제조방법의 제1의 실시예를 공정순으로 도시한 단면도이다.1A to H are cross-sectional views showing, in process order, a first embodiment of a method of manufacturing a semiconductor device of the present invention.
(A) 반도체기판(1)의 표면에 제1a도에 도시한 바와 같이, 트렌치매입용 절연막의 에칭에 대해 스토퍼가 되는 다결정실리콘으로 이루어지는 에칭스톱층(6)을 형성한다. 이 에칭스톱층(6)의 막두께는 예를 들면 500-2000Å 정도이다.(A) As shown in FIG. 1A, on the surface of the semiconductor substrate 1, an etching stop layer 6 made of polysilicon which becomes a stopper for etching the insulating film for trench embedding is formed. The film thickness of this etching stop layer 6 is about 500-2000 kPa, for example.
(B) 다음에, 이방성에칭에 의해 제1b도에 도시한 바와 같이 반도체기판의 표면부에 트렌치(2)를 형성한다.(B) Next, as shown in FIG. 1B, a trench 2 is formed in the surface portion of the semiconductor substrate by anisotropic etching.
(C) 다음에, 바이어스 ECRCVD에 의해 제1c도에 도시한 바와 같이 SiO2로 이루어진 절연막(3)으로 트렌치(2)를 과부족없이 메운다. 바이어스 ECRCVD 조건은 예를 들면 공급가스가 SiH4(17.5 SCCM)/N2O(35 SCCM), μ파(2.45 GHz)의 파워가 1000W, RF 바이어스의 파워가 500W, 자장이 875가우스, 압력이 7×10-4Torr이다. 또한, (3a)는 트렌치외, 즉 액티브 영역에 성장된 절연막이다.(C) Next, the trench 2 is filled with an insulating film 3 made of SiO 2 without excess or deficiency by bias ECRCVD. The bias ECRCVD conditions include, for example, a feed gas of SiH 4 (17.5 SCCM) / N 2 O (35 SCCM), μW (2.45 GHz) power of 1000 W, RF bias of 500 W, magnetic field of 875 gauss, pressure 7 x 10 -4 Torr. 3a is an insulating film grown outside the trench, that is, in the active region.
(D) 다음에, 제1d도에 도시한 바와 같이 평탄면이 에칭되지 않는 조건으로 바이어스 ECRCVD에 의해 절연막(3a)을 수평복귀에칭한다. 이때의 바이어스 ECRCVD 조건은 공정(C)에 있어서의 조건중의 SiH4공급량만을 7SCCM 이하로 변경한 것이다.(D) Next, as shown in FIG. 1D, the insulating film 3a is horizontally returned-etched by bias ECRCVD under the condition that the flat surface is not etched. The bias ECRCVD condition at this time changes only the SiH 4 supply amount under the conditions in the step (C) to 7 SCCM or less.
본 공정은 트렌치(2)내의 절연막(3)을 확실하게 마스크는 레지스트막을 형성하는 필요한 장소를 트렌치(2)상 및 그 근방에 확보하기 위해 행하는 것이지만, 그러나 자락부(5)가 생긴다는 것을 사이과 같으며, 이 단계에서는 레지스터막을 형성하는데 필요한 장소를 완전히 확보하기에는 이르지 못하고 있는 것이다.This step is performed to secure the necessary place for forming the resist film to mask the insulating film 3 in the trench 2 on the trench 2 and the vicinity thereof, but the hem 5 is formed. At this stage, it is not yet possible to fully secure a place necessary for forming a resist film.
또한, 제1d도에 있어서 2점쇄선은 수평복귀에칭 전에 있어서의 절연막(3),(3a)의 상태를 도시하고 있다.In FIG. 1D, the dashed-dotted lines show the states of the insulating films 3 and 3a before the horizontal return etching.
(E) 다음에, 제1e도에 도시한 바와 같이 RIE에 의해 이방성에칭을 행하여 절연막(3),(3a)을 상기 에칭스톱층(6)의 두께만큼 에칭한다. 이 이방성에칭은 예를 들면 공급가스가 CHF3(75 SCCM)/O2(8 SCCM), RF 바이어스의 파워가 1350W, 압력이 80m Torr에서의 평행평판형 RIE에 의해 행하면 된다. 이로써, 상기 레지스트막을 형성하기 위한 스페이스를 확보할 수 있다.(E) Next, as shown in FIG. 1E, anisotropic etching is performed by RIE to etch the insulating films 3 and 3a by the thickness of the etch stop layer 6. This anisotropic etching may be performed by, for example, a parallel plate RIE at a feed gas of CHF 3 (75 SCCM) / O 2 (8 SCCM), RF bias power of 1350 W, and pressure of 80 m Torr. As a result, a space for forming the resist film can be secured.
(F) 다음에, 포토소그라피기술을 구사해서 제1f도에 도시한 바와 같이 레지스트막(4)으로 트렌치(2)내 절연막(3)을 마스크한다.(F) Next, a photolithography technique is used to mask the insulating film 3 in the trench 2 with the resist film 4 as shown in FIG. 1F.
(G) 다음에, 제1g도에 도시한 바와 같이 트렌치외의 절연막(3a)을 제거한다.(G) Next, as shown in FIG. 1G, the insulating film 3a other than the trench is removed.
(H) 그후, 레지스트막(4)을 박리하고, 이어서 다결정실리콘으로 이루어진 에칭스톱층(4)을 예를 들면 KOH로 에칭한다.(H) Then, the resist film 4 is peeled off, and then the etching stop layer 4 made of polycrystalline silicon is etched with KOH, for example.
이로써, 트렌치(2)를 절연막(3)에 의해 과부족없이 메우고, 또한 트렌치외의 절연막(3a)을 완전히 제거한 상태가 된다.As a result, the trench 2 is filled with the insulating film 3 without excess or deficiency, and the insulating film 3a other than the trench is completely removed.
이와 같은 반도체장치의 제조방법에 의하면, 미리 에칭스톱층(6)을 형성해 두고, 트렌치(2), 절연막(3)의 형성 및 트렌치외 절연막(3a)의 수평복귀에칭을 행한 후, 이방성에칭을 행하므로 트렌치외 절연막(3a)의 자락모양의 부분을 완전히 제거할 수 있다. 따라서, 트렌치내 절연막(3)을 마스크하는 레지스트막을 형성하는데 필요한 스페이스를 확보할 수 있으며, 나아가서는 트렌치외 절연막(3a)의 완전한 제거가 가능해진다.According to such a semiconductor device manufacturing method, the etching stop layer 6 is formed in advance, the trench 2, the insulating film 3 are formed, and the horizontal return etching of the non-trench insulating film 3a is performed, and then anisotropic etching is performed. As a result, the hem-shaped portion of the non-trench insulating film 3a can be completely removed. Therefore, the space required for forming the resist film for masking the trench insulating film 3 can be ensured, and further, the removal of the trench trench insulating film 3a is possible.
그리고, 수평복귀에칭 후의 이방성에칭에 의해 트렌치내의 절연막(3)의 표면부가 에칭되지만, 원래 절연막(3)은 에칭스톱층(6)의 두께만큼 두껍게 형성되어 있으므로, 그 이방성에칭에 의해 절연막(3)의 표면을 반도체기판의 표면과 같은 높이로 할 수 있다.The surface portion of the insulating film 3 in the trench is etched by the anisotropic etching after the horizontal return etching, but the insulating film 3 is formed as thick as the thickness of the etching stop layer 6, and thus the insulating film 3 is formed by the anisotropic etching. ) Surface can be the same height as the surface of the semiconductor substrate.
또한, 그 이방성에칭시에 반도체기판(1)의 액티브영역(트렌치외 영역)은 에칭스톱층(6)에 의해 덮여 있으므로, 그 이방성에칭에 의해 반도체기판(1)의 표면부가 에칭될 염려는 없다.In addition, since the active region (out-trench region) of the semiconductor substrate 1 is covered by the etching stop layer 6 during the anisotropic etching, there is no fear that the surface portion of the semiconductor substrate 1 is etched by the anisotropic etching. .
또한, 본 실시예에 있어서 트렌치어깨부에서의 내압의 확보를 위해, 공정(E)의 이방성에칭에 의한 절연막(3)에 대한 에칭두께를 에칭스톱층(6)의 막두께보다 약간 얇게 하고, 제1도의 2점쇄선으로 표시한 바와 같이 절연막(3)의 표면을 반도체기판(1)의 표면보다 약간 높게 해도 된다라는 것은 만약 절연막(3)의 표면이 기판(1)의 표면보다 조금이라도 낮아지면 내압(耐壓)불량이 생길 염려가 있으나, 절연막(3)이 너무 두꺼워도 내압에는 별다른 문제가 생기지 않기 때문이다. 또한, 제1h도에 있어서(3b)는 절연막(3)의 반도체기판 표면보다 높은 부분을 표시한다.In addition, in this embodiment, in order to secure the breakdown voltage in the trench shoulder portion, the etching thickness of the insulating film 3 by anisotropic etching in the step (E) is made slightly thinner than the film thickness of the etching stop layer 6, As indicated by the dashed-dotted line in FIG. 1, the surface of the insulating film 3 may be slightly higher than the surface of the semiconductor substrate 1 if the surface of the insulating film 3 is slightly lower than the surface of the substrate 1. It is because there is a possibility that a breakdown voltage defect may occur, but even if the insulating film 3 is too thick, there is no problem with the breakdown voltage. In addition, in Fig. 1h, 3b indicates a portion higher than the surface of the semiconductor substrate of the insulating film 3.
제2도는 제1도에 도시한 반도체장치의 제조방법에 사용하는 바이어스 ECRCVD 장치의 일예를 도시한 단면도이다.FIG. 2 is a cross-sectional view showing an example of a bias ECRCVD apparatus used in the method of manufacturing the semiconductor device shown in FIG.
제1c-d도에 도시한 공정은 원래 바이어스 ECRCVD를 행하므로 통상의 바이어스 ECRCVD 장치로 행할 수 있으나, 공정(E)는 RIE에 의한 이방성 에칭이므로 통상의 바이어스 ECRCVD 장치로는 행할 수 없다. 그래서, RIE에 의한 이방성에칭도 할 수 있도록 한 것이 본 바이어스 ECRCVD 장치인 것이다.Since the process shown in FIG. 1C-D originally performs bias ECRCVD, it can be performed with a conventional bias ECRCVD apparatus, but process (E) cannot be performed with a normal bias ECRCVD apparatus since it is anisotropic etching by RIE. Therefore, the present bias ECRCVD apparatus allows anisotropic etching by RIE.
제2도에 있어서, (11)은 플라즈마생성실, (12)는 냉각수의 통류실, (13)은 플라즈마생성실(11)의 상부를 폐쇄하는 마이크로파도입창으로, 석영유리판으로 이루어진다. (14)는 플라즈마생성실(11)의 상측에 설치된 마이크로파도파관(導波管), (15)는 플라즈마생성실(11)의 저부에 형성된 플라즈마인출창이다. (16)은 플라즈마생성실(11)의 주위에 배치된 여자코일, (17)은 플라즈마생성실(11)의 하측에 배치된 반응실이며, 이 내부의 상기 플라즈마인출창(15)의 하측에 해당하는 부분에 시료를 지지하는 지지대(18)가 배치되고, 이 지지대(18)상에 피처리기판, 예를 들면 반도체웨이퍼(19)가 지지되어 있다. (20)은 플라즈마생성실(11)에 플라즈마생성실가스(1), 예를들면 O2를 공급하는 가스도입관, (21)은 플라즈마흐름, (22a)는 CVD용 반응가스(2), 예를들면 SiH4등을 반응실(17)내에 도입하는 가스 도입링, (22b)는 에칭용 가스(3), 예를 들면 CHF3또는 NF3등을 도입하는 가스도입링, (23)은 바이어스용 RF 전원이다.In FIG. 2, reference numeral 11 denotes a plasma generating chamber, numeral 12 denotes a flow chamber of cooling water, and numeral 13 denotes a microwave introduction window which closes the upper portion of the plasma generating chamber 11, and is made of a quartz glass plate. Denoted at 14 is a microwave waveguide provided above the plasma generating chamber 11, and 15 is a plasma drawing window formed at the bottom of the plasma generating chamber 11. As shown in FIG. Numeral 16 denotes an excitation coil arranged around the plasma generating chamber 11, numeral 17 denotes a reaction chamber disposed below the plasma generating chamber 11, and below the plasma drawing window 15 therein. The support 18 which supports a sample is arrange | positioned at the said part, and the to-be-processed board | substrate, for example, the semiconductor wafer 19 is supported on this support 18. As shown in FIG. Numeral 20 denotes a gas introduction tube for supplying the plasma generating chamber gas 1, for example, O 2 , to the plasma generating chamber 11, 21 for the plasma flow, 22a for the CVD reaction gas 2, For example, a gas introduction ring for introducing SiH 4 or the like into the reaction chamber 17, 22b is a gas introduction ring for introducing an etching gas 3, for example, CHF 3 or NF 3 , or the like. RF power supply for bias.
이 플라즈마장치는 플라즈마생성실(11), 시료실(7)에 플라즈마생성가스(1), 반응가스(2)를 공급하고, 여자코일(16)에 의해 자계를 형성하면서 마이크로파를 도입함으로써 플라즈마생성실(11)내에 가스(1)의 플라즈마를 생성하고, 생성된 플라즈마이온을 여자코일(16)이 만드는 발산 자계에 의해 상기 반응실(17)내의 반도체웨이퍼(19)상에 투사되고, 이 반응실(17)내에 공급된 반응가스(2)의 기상(氣相) 반응에 따라서 반도체웨이퍼(19)의 표면에칭 또는 성막(成膜)을 행하도록 되어 있다.The plasma apparatus generates plasma by supplying a plasma generation gas 1 and a reaction gas 2 to the plasma generation chamber 11 and the sample chamber 7 and introducing microwaves while forming a magnetic field by the excitation coil 16. The plasma of the gas 1 is generated in the chamber 11 and is projected onto the semiconductor wafer 19 in the reaction chamber 17 by a diverging magnetic field generated by the excitation coil 16. In accordance with the gas phase reaction of the reaction gas 2 supplied into the chamber 17, surface etching or film formation of the semiconductor wafer 19 is performed.
그리고, 그때 RF바이어스전원(23)에 의해 바이어스를 걸어 절연막의 CVD를 제어할 수 있다. 그리고, 가스도입링(22a)을 통해서 도입하는 CVD용 반응가스(2)의 유량을 변경함으로써 절연막의 CVD 상태에서 수평복귀에칭상태로 전환할 수 있다. 따라서, 제1c도에 도시한 절연막(3)의 CVD 공정과, 제1d도에서 차지하는 수평복귀에칭공정을 연속적으로 행할 수 있다.At that time, the CVD of the insulating film can be controlled by biasing the RF bias power supply 23. By changing the flow rate of the CVD reaction gas 2 introduced through the gas introduction ring 22a, it is possible to switch from the CVD state of the insulating film to the horizontal return etching state. Therefore, the CVD process of the insulating film 3 shown in FIG. 1C and the horizontal return etching process occupied in FIG. 1D can be performed continuously.
다음에, 가스도입링(22a)을 통한 CVD용 가스(2)의 공급을 정지하고, 가스도입링(22b)을 통해서 절연막 에칭용 가스(3), 예를들면 CHF3또는 NF3을 공급함으로써 절연막(3), (3a)에 대한 RIE에 의한 이방성에칭[제1e도]을 행할 수 있다.Next, the supply of the CVD gas 2 through the gas introducing ring 22a is stopped, and the insulating film etching gas 3, for example, CHF 3 or NF 3 is supplied through the gas introducing ring 22b. Anisotropic etching [FIG. 1e] by RIE with respect to the insulating films 3 and 3a can be performed.
또한, 본 바이어스 ECRCVD 장치에 있어서는 반응실(17)내에 반응가스를 도입하는 가스도입링을 2개(22a), (22b) 설치하고, CVD용 가스(2)를 그 한쪽(22a)을 통해서 공급하거나, 에칭용 가스(3)를 다른쪽(22b)을 통해서 공급함으로써 반응실(17)내에 도입하는 가스의 전환을 행하고 있었다. 그러나, 가스도입링을 1개만 설치하고, 외부에서 이 가스도입링에 공급하는 반응가스를 전환함으로써 반응실(17)에의 도입가스를 전환하도록 해도 된다.In this bias ECRCVD apparatus, two gas introduction rings 22a and 22b for introducing a reaction gas into the reaction chamber 17 are provided, and the CVD gas 2 is supplied through one of them 22a. Alternatively, the gas introduced into the reaction chamber 17 is switched by supplying the etching gas 3 through the other 22b. However, only one gas introduction ring may be provided, and the introduction gas to the reaction chamber 17 may be switched by switching the reaction gas supplied from the outside to the gas introduction ring.
이와 같이, 본원 발명 바이어스 ECRCVD 장치에는 여러가지의 변형예가 고려된다.As such, various modifications are contemplated in the bias ECRCVD apparatus of the present invention.
제3a도 내지 d도는 본원 발명 반도체장치의 제조방법의 제2의 실시예를 공정순으로 도시한 단면도이다.3A to 3D are sectional views showing, in process order, a second embodiment of the method of manufacturing a semiconductor device of the present invention.
(A) 제3a도에 도시한 바와 같이, 반도체기판(1)의 표면에 예를들면 SiO2로 이루어진 패드층(두께 예를들면 50-100Å)(7)을 통해서 다결정실리콘으로 이루어진 에칭스톱층(6)을 형성한다.(A) As shown in FIG. 3A, an etching stop layer made of polycrystalline silicon is formed on the surface of the semiconductor substrate 1 through a pad layer (for example, 50-100 mm) made of SiO 2 , for example. (6) is formed.
또한, 에칭스톱층(6) 형성 후 2점쇄선으로 도시한 바와 같이 에칭스톱층(6) 표면에 SiO2또는 SiN으로 이루어진 캐핑층(8)을 형성해서 다음 레이저빔에 의한 아닐공정에서의 에칭스톱층(6) 표면의 산화를 방지하도록 해도 된다.In addition, after forming the etch stop layer 6, a capping layer 8 made of SiO 2 or SiN is formed on the surface of the etch stop layer 6, as shown by the double-dotted line, and is etched in the annealing process by the next laser beam. The oxidation of the surface of the stop layer 6 may be prevented.
(B) 다음에, 예를들면 엑시머레이저에 의해 제1b도에 도시한 바와 같이 레이저빔을 조사해서 다결정실리콘으로 이루어진 에칭스톱층(6)만을 가열하고, 에칭스톱층(5)의 그 레인을 적당히 성장시킨다. 이와 같이 에칭스톱층(6)을 레이저빔에 의해 아닐함으로써 그 레인성장을 발생하게 하는 것은 다음 이유에 의한다.(B) Next, for example, an excimer laser is irradiated with a laser beam to heat only the etch stop layer 6 made of polycrystalline silicon, as shown in FIG. 1B, and the lane of the etch stop layer 5 is removed. Grow moderately. Thus, the rain growth is caused by not etching the etching stop layer 6 with the laser beam for the following reason.
제1e도에 도시한 이방성에칭에 의해 절연막(3), (3a)을 에칭한 경우 에칭 후에 에칭스톱층(6)의 표면에 근소하기는 하지만 바이어스 ECR법으로 성장시킨(3a)의 SiO2가 에칭스톱층(6)의 그레인 중에 남으므로, 제거할 필요가 있다. 그렇지 않으면 KOH를 사용한 에칭스톱층(60을 제거할 수 없게 될 염려가 있기 때문이다. 그러나, 에칭스톱층(6)을 CVD에 의해 형성한 채로라면 표면에 그레인바운더리나 요철이 있으므로, 바이어스 ECRCVD 법으로 형성한 절연막(3a)이나, SiO2막은 그레인바운더리나 요철에 따라 패어 들어간 상태로 형성된다. 따라서, 그 SiO2막을 불산(弗酸) HF에 의해 단시간에 간단히 제거할 수는 없는가 해서, 시간을 들여 제거하려고 하면 트렌치내의 절연막(3)의 표면부까지 제거될 우려가 있다. 그래서, 에칭스톱층(6)을 CVD에 의해 형성한 후 레이저빔으로 아닐해서 그 레인을 성장시킴으로써 표면의 요철을 적게 하고, 나아가서는 그레인바운더리에 남는 SiO2막을 불산 등으로 간단히 단시간에 제거할 수 있도록 하는 것이다. 이것이 본 실시예의 제1도에 도시한 실시예와의 최대의 차이다.In the case where the insulating films 3 and 3a are etched by the anisotropic etching shown in FIG. 1e, SiO 2 of 3a grown on the surface of the etch stop layer 6 after etching is grown by a bias ECR method. Since it remains in the grain of the etching stop layer 6, it is necessary to remove it. Otherwise, there is a possibility that the etching stop layer 60 using KOH cannot be removed. However, if the etching stop layer 6 is formed by CVD, grain boundary or irregularities are present on the surface. The formed insulating film 3a or the SiO 2 film is formed in a state of being filled with grain boundaries or irregularities, so that the SiO 2 film cannot be easily removed in a short time by hydrofluoric acid HF. If you try to remove it, it may be removed to the surface portion of the insulating film 3 in the trench, so that the etch stop layer 6 is formed by CVD and grow the lane by not growing with a laser beam. less, and furthermore is to enable to remove SiO 2 film is left in the grain boundary in a short time simply by hydrofluoric acid or the like. this is exemplary shown in this embodiment the first example and FIG. The maximum difference of.
(C) 다음에, 이방성에칭에 의해 제3c도에 도시한 바와 같이 트렌치(2)를 형성한다.(C) Next, the trench 2 is formed by anisotropic etching as shown in FIG. 3C.
(D) 다음에, 가열산화에 의해 제3d도에 도시한 바와 같이 트렌치(2)의 벽면, 저면에 Sio2막(9)을 패시베이션막으로서 형성한다.(D) Next, as shown in FIG. 3D, a Sio 2 film 9 is formed as a passivation film on the wall surface and the bottom surface of the trench 2 by heat oxidation.
그후는 제1c도 이후의 공정을 행함으로써, 트렌치 분리를 행한다.After that, the trench separation is performed by performing the process subsequent to FIG. 1C.
본 실시예에 의하면, 역할을 끝내고 불필요해진 에칭스톱층(6)은 표면이 평탄하므로 표면의 산화막의 제거가 용이하며, 나아가서는 표면산화막 제거 후의 에칭스톱층(이른바 본체)의 제거도 용이해진다.According to this embodiment, the etching stop layer 6, which has finished its role and becomes unnecessary, has a flat surface, so that the oxide film on the surface is easily removed, and furthermore, the etching stop layer (so-called body) after the surface oxide film is removed is also easy.
제4a도 내지 d도는 본원 발명 반도체장치의 제조방법의 제3의 실시예를 공정순으로 도시한 단면도이다.4A to 4D are cross-sectional views showing, in process order, a third embodiment of the method of manufacturing a semiconductor device of the present invention.
(A) 반도체기판(1)의 표면에 패드층(7)을 통해서 다결정실리콘으로 이루어진 에칭스톱(층)(6)을 형성하고(또한, 제2의 실시예와 같이 그후 레이저빔으로 아닐해도 됨), 트렌치(2)를 형성한 후, 바이어스 ECRCVD에 의해 절연막(3)으로 트렌치(2)를 메운다. 제4a도는 그 매입 후의 상태를 도시한다.(A) An etching stop (layer) 6 made of polycrystalline silicon is formed on the surface of the semiconductor substrate 1 through the pad layer 7 (and may not be subsequently a laser beam as in the second embodiment). ), After the trench 2 is formed, the trench 2 is filled with the insulating film 3 by bias ECRCVD. 4A shows a state after the embedding.
(B) 다음에, 제4b도에 도시한 바와 같이 이방성에칭에 의해 절연막(3), (3a)을 에칭스톱층(6)의 대략 막두께만큼 에칭백한다.(B) Next, as shown in FIG. 4B, the insulating films 3 and 3a are etched back by approximately the thickness of the etching stop layer 6 by anisotropic etching.
(C) 다음에, 제4c도에 도시한 바와 같이 레지스트막(4)으로 트렌치내의 절연막(3)을 마스크한다.(C) Next, as shown in FIG. 4C, the insulating film 3 in the trench is masked with the resist film 4.
(D) 이어서, 제4d도에 도시한 바와 같이 레지스트막(4)을 마스크로 하는 에칭에 의해 트렌치외의 절연막(3a)을 제거한다.(D) Next, as shown in FIG. 4D, the insulating film 3a other than the trench is removed by etching using the resist film 4 as a mask.
그 후는 레지스트막(4)을 박리하고, 에칭스톱층(6)을 KOH에 의해 제거하고, 패드층(7)을 불산 HF에 의해 제거한다.Thereafter, the resist film 4 is peeled off, the etching stop layer 6 is removed by KOH, and the pad layer 7 is removed by hydrofluoric acid HF.
본 실시예는 바이어스 ECRCVD에 의한 절연막(3)의 형성 후, 바이어스 ECRCVD에 의한 수평복귀에칭을 행하지 않고 곧바로 이방성에칭을 행하고, 이 이방성에칭만으로 트렌치외 절연막(3a) 제거시의 에칭 마스크용 레지스트막(4)을 형성하는데 필요한 스페이스를 확보한다. 또한, 바이어스 ECRCVD에 의한 절연막(3a)의 형성과, 공정(B)의 이방성에칭과는 제2도에 도시한 바이어스 ECRCVD 장치를 사용하면 연속적으로 행할 수 있는 것은 물론이다.In this embodiment, after the formation of the insulating film 3 by the bias ECRCVD, anisotropic etching is immediately performed without performing horizontal return etching by the bias ECRCVD, and only the anisotropic etching removes the etching mask resist film when the out-of-trench insulating film 3a is removed. (4) to secure the space necessary to form. It goes without saying that the formation of the insulating film 3a by the bias ECRCVD and the anisotropic etching of the process (B) can be performed continuously by using the bias ECRCVD apparatus shown in FIG.
제5도는 제4도에 도시한 반도체장치의 제조방법의 변형예를 도시한 단면도이다. 본 변형예에는 절연막(3), (3a)에 대한 이방성에칭[공정(B)]에 의해 에칭하는 두께를 에칭스톱층(6)의 막두께보다 적당히 얇게 한 것이다. 제5도에 있어서, 2점쇄선은 반도체기판의 표면과 같은 높이의 곳을 표시하고 있으며, 절연막(3)의 표면은 그 2점쇄선으로 표시한 높이보다 높아진다. 이와 같이 하는 것은 트렌치(2)를 절연막(3)으로 절대로 부족이 생기지 않도록 메우고, 후에 층간 절연막을 형성한 경우의 트렌치어깨부에서의 내압부족을 확실하게 방지하기 위해서이다.FIG. 5 is a cross-sectional view showing a modification of the method of manufacturing the semiconductor device shown in FIG. In this modification, the thickness of the etching stop layer 6 is appropriately thinner than the film thickness of the etching stop layer 6 by anisotropic etching (step B) for the insulating films 3 and 3a. In Fig. 5, the dashed-dotted line indicates the same level as the surface of the semiconductor substrate, and the surface of the insulating film 3 is higher than the height indicated by the dashed-dotted line. This is done to fill the trench 2 with the insulating film 3 so that there is no shortage and to reliably prevent the breakdown voltage at the trench shoulder in the case where the interlayer insulating film is formed later.
이와 같이 본원 발명은 여러형태로 실시할 수 있으며, 여러가지 변형을 생각할 수 있다.As described above, the present invention can be implemented in various forms, and various modifications can be contemplated.
상기와 같이, 본원 발명 반도체장치의 제조방법의 제1의 것은 기판의 표면부에 트렌치를 형성하고, 이어서 이 트렌치를 바이어스 ECRCVD에 의해 형성한 절연막으로 메우고, 이어서 그것을 메울 때에 트렌치외에 형성된 절연막에 의한 트렌치상의 홈의 폭을 넓게하기 위한 절연막에 대한 수평복귀에칭을 행하고, 그후 상기 트렌치내의 절연막을 마스크로서 트렌치외의 절연막을 제거하는 반도체장치의 제조방법으로서, 이 트렌치를 형성하기 전에 기판표면에 절연막에 대한 에칭에 대해 내에칭성을 가진 에칭스톱층을 미리 형성해 두고, 트렌치내 절연막을 마스크로서의 트렌치외 절연막의 제거 후 상기 에칭스톱층을 제거하는 것을 특징으로 하는 것이다.As described above, the first method of manufacturing the semiconductor device of the present invention forms a trench in the surface portion of the substrate, and then fills the trench with an insulating film formed by bias ECRCVD, and then fills it with an insulating film formed outside the trench. A method of manufacturing a semiconductor device in which a horizontal return etching is performed on an insulating film for widening a groove on a trench, and then an insulating film other than a trench is removed using the insulating film in the trench as a mask, wherein the insulating film is formed on the surface of the substrate before the trench is formed. The etching stop layer having the etching resistance against etching is formed in advance, and the etching stop layer is removed after the removal of the trench isolation insulating film using the insulating film in the trench as a mask.
따라서, 본원 발명 반도체장치의 제조방법의 제1의 것에 의하면, 트렌치 및 절연막을 형성한 후의 트렌치외 절연막의 이방성에칭에 있어서 트렌치내의 절연막의 표면부가 제거되어도 그 제거되는 두께가 에칭스톱층의 두께와 대략 같게 해 두면 트렌치내의 절연막의 표면은 기판의 표면과 대략 같은 높이가 되도록 할 수 있다. 따라서, 그 후 트렌치내의 절연막을 마스크 한 트렌치외 절연막의 이방성에칭 및 에칭스톱층의 에칭에 의해 트렌치가 부족없이 절연막으로 메워지고, 트렌치외 절연막이 완전히 제거된 곳의 평탄하게 메워진 상태가 실현된다.Therefore, according to the first aspect of the method for manufacturing a semiconductor device of the present invention, in the anisotropic etching of the trench and the insulating film after the formation of the trench and the insulating film, even if the surface portion of the insulating film in the trench is removed, the thickness that is removed is equal to the thickness of the etching stop layer. By making it approximately equal, the surface of the insulating film in the trench can be made approximately the same height as the surface of the substrate. Therefore, anisotropic etching of the non-trench insulating film masking the insulating film in the trench and etching of the etching stop layer are then filled into the insulating film without shortage of the trench, and a state where the non-trench insulating film is completely removed is realized.
본원 발명 반도체장치의 제조방법의 제2의 것은 제1의 것에 있어서, 에칭스톱층을 다결정실리콘에 의해 형성하기로 하고, 이 에칭스톱층의 형성 후에 이것을 그레인성장시키는 아닐공정을 가진 것을 특징으로 하는 것이다.The second one of the method for manufacturing a semiconductor device of the present invention is the first one, wherein the etching stop layer is formed of polycrystalline silicon, and after the formation of the etching stop layer, an annealing step is provided for grain growth. will be.
따라서, 본원 발명 반도체장치의 제조방법의 제2의 것에 의하면, 다결정실리콘으로 이루어진 에칭스톱층이 아닐에 의해 그레인 성장하고, 표면이 평탄해진다. 따라서, 그후 에칭스톱층의 평탄한 표면에 생기는 산화막을 에칭스톱층의 제거 전에 완전한 제거를 용이하게 할 수 있다. 따라서, 에칭스톱층의 제거가 용이해진다.Therefore, according to the second aspect of the method for manufacturing a semiconductor device of the present invention, grain growth is caused by not being an etch stop layer made of polycrystalline silicon, and the surface becomes flat. Therefore, the oxide film formed on the flat surface of the etch stop layer can then be easily removed completely before the etch stop layer is removed. Therefore, the etching stop layer is easily removed.
본원 발명 바이어스 ECRCVD 장치는 반응실내에 도입하는 가스를 절연막형성용 가스와 절연막에칭용 가스와의 사이에서 전환할 수 있도록 해서 이루어진 것을 특징으로 하는 것이다.The bias ECRCVD apparatus of the present invention is characterized in that the gas introduced into the reaction chamber can be switched between the insulating film forming gas and the insulating film etching gas.
따라서, 본원 발명 바이어스 ECRCVD 장치에 의하면, 가스를 전환 할 수 있으므로, 가스의 전환에 따라 CVD와 에칭을 연속적으로 행할 수 있어서, 드루풋을 높일 수 있다.Therefore, according to the bias ECRCVD apparatus of the present invention, since the gas can be switched, CVD and etching can be performed continuously in accordance with the switching of the gas, thereby increasing the throughput.
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