KR100188875B1 - Dvb 에너지 확산 스크램블러 인터페이스 장치 - Google Patents

Abstract

본 발명은 D-DBS 방송국의 MPEG2 TS 먹스와 접속되어 FEC 효율을 높이기 위해 비트열을 의사 난수열로 바꾸어 주는 에너지 확산 스크램블러가 DVB규격에 따라 동작하도록 하는 인터페이스 장치로, 특히 임의 길이의 FEC 패딩 바이트가 188바이트의 MPEG2 TS에 덧붙여 전송될 때에도 정상적으로 작동하도록 해주는 DVB 에너지 확산 스크램블러 인터페이스 장치에 관한 것이다.

본 발명의 목적은, D-DBS 송신국의 MPEG2 TS 먹스에서 188바이트의 TS 패킷과 함께 출력되는 FEC 패딩 바이트를 고려한 임의 바이트에 대해서는 난수화 동작이 이루어지지 않도록 하면서 DVB 규격에 따라 동작하도록 하는 먹스와 스크램블러 사이의 인터페이스 장치를 제공하여 수신측에서의 데이타 복원시 원래의 데이타에 대해 오차가 발생하지 않도록 하고자 함이다.

이에 따른 본 발명의 효과는, MPEG2 먹스로부터의 출력이 188바이트가 되어도 DVB 전송규격에 따른 스크램블러가 규약에 맞게 적응되므로 각종 위성방송, VOD(Video On Display) 등의 응용분야에 필수적으로 적용가능하게 되며, 수신측에서 원래의 신호로 복원함에 있어 오차가 발생하지 않게 되어 화질에 대한 신뢰성을 제공한다.

Description

DVB 에너지 확산 스크램블러 인터페이스 장치

제1도는 일반적인 디지탈 위성 방송 시스템에서 기저대역과 변조부분에 대한 기능 블럭도.

제2도는 제1도의 에너지 확산부에 포함되는 스크램블러의 구조도.

제3도는 본 발명에 따른 DVB 에너지 확산 스크램블러 인터페이스 장치의 구성 블럭도.

제4도는 제3도에서 PRBS 적용 제어부의 일실시 구성 블럭도.

제5도는 제3도에서 동기 바이트 반전 제어부의 일실시 구성 블럭도.

제6도는 제3도에서 입력 데이타 제어부의 일실시 구성 블럭도.

제7도는 제3도에서 PRBS 발생기 제어부의 일실시 구성 블럭도.

제8도는 제4 및 제5도에서 8클럭 데이타 확장기의 일실시 구성 블럭도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : PRBS 발생기(Pseudo Random Binary Sequence Generator)

10 : PRBS 발생기 제어부 11 : 모듈 2¹¹카운터

12 : 인네이블 제어부 12A : 1504디텍터

13A : 리셋 제어부 13A : 8디텍터

20 : PRBS 적용 제어부 21,32 : 8클럭 데이타 확장기

30 : 동기 바이트 반전 제어부 31 : 모듈 2³카운터

40 : 입력 데이타 제어부 50 : 클럭 발생기

EX-OR : 익스클루시브 오아 게이트 AND : 앤드 게이트

OR : 오아 게이트 D : D플립플롭

T : T플립플롭

본 발명은 D-DBS(Digital-Data Base Subsystem) 송신국의 MPEG2 TS(Moving Picture Expert Group2 Transport Stream) 먹스와 접속되어 FEC(Forward Error Correction) 효율을 높이기 위해 비트열을 의사 난수열로 바꾸어 주는 에너지 확산 스크램블러(Energy Dispersal Scrambler)가 DVB(Digital Video Broadcast) 규격에 따라 동작하도록 하는 인터페이스 장치로, 특히 임의 길이의 FEC 패딩 바이트가 188바이트의 MPEG2 TS에 덧붙여 전송될 때에도 정상적으로 작동하도록 해주는 DVB 에너지 확산 스크램블러 인터페이스 장치에 관한 것이다.

제1도는 디지탈 위성방송 시스템 중 기저대역과 변조 부분에 대한 기능 블럭도로서, MPEG2의 부호화 및 다중화부와 위성 채널 어댑터로 구성된다.

부호화 및 다중화부에서는 방송을 구성하는 비디오, 오디오 신호를 각각의 코더에서 MPEG2 규격에 따라 부호화하여 프로그램 먹스에서 일차 다중화시킨 후, 송신 먹스에서 다른 방송 프로그램들과 함께 다중화시킨다. 이렇게 다중화된 스트림을 MPEG2 TS라 한다.

이 TS는 188바이트로 구성되어 있으며, ISO/IEC 13818-1에 제정된 MPEG2 규격을 따른다.

이 TS는 FEC 및 QPSK 변조를 위해 위성 채널 어댑터의 RS 코더로 들어가기 전에 코딩 효율을 높이기 위해 에너지 확산 스크램블러를 거치게 된다.

이 에너지 확산 스크램블러는 제1도에 도시된 먹스 어댑션 및 에너지 확산부의 에너지 확산부에 포함되는 것으로, 먹스 어댑션에서 송신 먹스로부터 데이타와 동기클럭과 클럭을 인터페이스하여 이에 따라 난수화에 데이타를 적용할 것인가 아닌가에 대한 난수화 적용 인네이블 신호를 에너지 확산부의 스크램블러로 보내어 데이타를 난수화 또는 난수화된 데이타를 원상태로 복원시키는 것이다.

이와 같은 에너지 확산 스크램블러의 구조는 제2도와 같다.

이는 15비트의 쉬프트 레지스터와 익스클루시브 오아 게이트로 이루어진 PRBS 발생기와 앤드 게이트 및 익스클루시브 오아 게이트로 구성된다.

이와 같은 구성으로 이루어진 스크램블러의 동작은 다음과 같다.

15비트로 구성된 쉬프트 레지스터는 '100101010000000'을 초기화 비트로 사용한다. 14번째와 15번째의 비트를 익스클루시브 오아한 값이 피드백되어 첫번째 비트로 입력되고, 그 값이 MPEG2 TS 비트열을 난수화 하는데 사용된다.

즉, 쉬프트 레지스터의 14번째와 15번째 비트가 익스클루시브 오아되면, 이는 쉬프트 레지스터의 첫번째 비트로 피드백됨과 동시에 난수화 적용 인네이블 신호와 함께 앤드 논리된 후, 난수화 또는 복원시키고자 하는 데이타와 익스클루시브 오아되어 원하는 데이타를 생성한다.

이때, 각 TS 패킷의 첫번째 바이트인 MPEG2 헤더의 값은 난수화 되지 않도록 난수화 적용 인네이블 값이 '0'으로 주어진다. 즉, 앤드 게이트에서 출력되는 값은 쉬프트 레지스터에 의한 난수화 비트값에 관계없이 '0'의 인네이블 값에 의해 '0'이 출력되는 익스클루시브 오아 게이트를 통한 데이타는 원래의 비트형태를 유지하게 된다.

이후, 상기 1바이트의 헤더 바이트가 완료되면 인네이블 신호는 곧 '1'이 되어 데이타의 난수화가 계속 된다.

이와 같이 여러개의 TS 패킷의 난수화가 이루어지는 동안, 수신측의 정확한 복원을 위해서는 8TS 패킷 중 한 TS 패킷의 헤더 바이트 47₍₁₆₎을 인버팅시켜 수신측에서 입력 비트중 47₍₁₆₎의 인버팅된 신호인 B8₍₁₆₎이 입력됨을 확인하고 이를 시점으로 하여 다시 수신되는 패킷의 크기를 정확히 알 수 있도록 하여 데이타 복원에 오차가 발생하지 않도록 한다.

이와 같이 한 패킷의 헤더 바이트가 인버팅되는 패킷은 8TS를 주기로 하여 송신 먹스로부터 입력되는 첫번째 TS 패킷이다.

이 인버팅된 1바이트의 헤더가 지나가면 바로 난수화 동작이 시작된다. 즉, 헤더 바이트의 인버팅이 완료되면 쉬프트 레지스터는 다시 초기화되고, 상기 헤더 바이트가 스크램블러에서 출력되면 이어 입력되는 바이트에 대해 난수화 동작을 계속하게 된다.

이에 따라, 8TS 패킷에 대한 쉬프트 레지스터에서의 난수열 주기는 188바이트 × 8TS 패킷 - 1 = 1503바이트가 된다.

그런데, 종래의 위성 방송 시스템에서는 제1도와 제2도에 도시한 바와 같이, 스크램블러와 먹스 사이의 인터페이스에 대해서는 어떠한 방법도 제공하고 있지 않다.

즉, 송신 먹스에서는 MPEG2 TS 188바이트 외에 FEC 패딩 바이트를 고려한 16바이트를 부가하여 스크램블러로 출력한다.

이러한 상황은 제2도에 나타난 회로에 의해서는 엉뚱한 결과를 낳게 된다. 왜냐하면 패딩 바이트인 16바이트도 난수화되어 실제 188바이트가 엉뚱하게 난수화되기 때문에 수신측의 난수 복원기를 거치면 원래 데이타가 복원되지 않는 것이다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, D-DBS 송신국의 MPEG2 TS 먹스에서 188바이트의 TS 패킷과 함께 출력되는 FEC 패딩 바이트를 고려한 임의 바이트에 대해서는 난수화 동작이 이루어지지 않도록 하면서 DVB 규격에 따라 동작하도록 하는 먹스와 스크램블러 사이의 인터페이스 장치를 제공하여 수신측에서의 데이타 복원시 원래의 데이타에 대해 오차가 발생하지 않도록 하고자 함이다.

상기 목적을 달성하기 위한 본 발명의 특징은, D-DBS 송신국의 MPEG2 TS 먹스와 접속되어 FEC 효율을 높이기 위해 비트열을 의사 난수열로 바꾸어 주는 에너지 확산 스크램블러의 PRBS 발생기 사이를 인터페이스 하는 장치에 있어서, 한 패킷이 입력될 때마다 발생하는 1클럭의 동기클럭에 의해 비트수를 카운트하여 정규 비트인 1504비트가 되었는데 다음 패킷의 입력을 알리는 동기클럭이 바로 입력되지 않으면 상기 PRBS 발생기로의 인네이블 신호 발생을 중지하고, 이후 동기클럭이 입력되면 인네이블 신호를 다시 발생하여 정규 비트에 덧붙여지는 패딩 바이트에 대해서는 난수화 동작이 이루어지지 않도록 하고, 입력 데이타의 8패킷 마다 첫번째 패킷의 헤더 바이트중 동기 1바이트의 출력이 완료됨을 확인하여 상기 PRBS 발생기를 리셋시키는 PRBS 발생기 제어부와; 한 패킷이 입력될 때마다 발생하는 동기클럭에 의해 헤더 바이트중 동기 1바이트가 상기 PRBS 발생기의 난수화 동작에 의해 난수화되지 않도록 제어하는 PRBS 적용 제어부와; 상기 PRBS 적용 제어부에서 발생하는 제어신호의 반전신호와 상기 PRBS 발생기에서 출력되는 난수 2진 비트를 논리 곱하는 제1앤드 게이트와; 한 패킷이 입력할 때마다 발생하는 동기클럭을 카운트하여 8패킷의 첫번째 패킷에 대한 동기 클럭이 입력되면 이 패킷의 헤더 바이트중 동기 1바이트가 반전되도록 제어하는 동기 바이트 반전 제어부와; 상기 동기 바이트 반전 제어부의 제어신호와 상기 제1앤드 게이트의 출력신호를 논리 합하는 제1 오아 게이트와; 입력 데이타를 적당한 타이밍으로 난수화에 적용시키는 입력 데이타 제어부와; 상기 입력 데이타 제어부의 출력신호와 상기 제1오아 게이트에서 출력되는 신호를 배타적 논리 합하여 데이타를 출력하는 제1익스클루시브 오아 게이트와; 주클럭인 제1클럭과 반전 클럭인 제2클럭을 발생하여 상기 각 제어부의 동작 타이밍이 서로 일치하도록 하는 클럭 발생기를 포함하는 것을 특징으로 한다.

이하, 본 발명의 일실시예를 첨부 도면을 참조로 하여 좀 더 상세히 설명하면 다음과 같다.

제3도는 본 발명에 따른 DVB 에너지 확산 스크램블러 인터페이스 장치의 구성 블럭도, 제4도는 제3도에서 PRBS 적용 제어부의 일실시 구성 블럭도, 제5도는 제3도에서 동기 바이트 반전 제어부의 일실시 구성 블럭도, 제6도는 제3도에서 입력 데이타 제어부의 일실시 구성 블럭도, 제7도는 제3도에서 PRBS 발생기의 일실시 구성 블럭도, 제8도는 제4 및 제5도에서 8클럭 데이타 확장기의 일실시 구성 블럭도이다.

제3도에 따른 본 발명의 구성은 PRBS 발생기 제어부(10)와, PRBS 적용 제어부(20)와, 제1앤드 게이트(AND1)와, 동기 바이트 반전 제어부(30)와, 제1오아 게이트(OR1)와, 입력 데이타 제어부(40)와, 제1익스클루시브 오아 게이트(EX-OR1)와, 클럭 발생기(50)를 포함한다.

여기서 본 발명의 인터페이스에 의해 난수화 동작이 제어되는 PRBS 발생기(1)는 스크램블러에 포함되는 것으로, 제2도의 구조에서의 PRBS 발생기와 동일하다.

상기 PRBS 발생기 제어부(10)는 한 패킷이 입력될 때마다 발생하는 1클럭의 동기클럭에 의해 비트 수를 카운트하여 정규 비트인 1504(188바이트 * 8비트)비트가 되었는데 다음 패킷의 입력을 알리는 동기클럭이 바로 입력되지 않으면 상기 PRBS 발생기(1)로의 인네이블 신호 발생을 중지하고, 이후 동기클럭이 입력되면 인네이블 신호를 다시 발생하여 정규 비트에 덧붙여지는 패딩 바이트에 대해서는 난수화 동작이 이루어지지 않도록 하면서, 입력 데이타의 8패킷 마다 첫번째 패킷의 헤더 바이트중 동기 1바이트의 출력이 완료됨을 확인하여 상기 PRBS 발생기(1)를 리셋시킨다.

상기 PRBS 적용 제어부(20)는 한 패킷이 입력될 때마다 발생하는 동기클럭에 의해 헤더 바이트중 동기 1바이트가 상기 PRBS 발생기(1)의 난수화 동작에 의해 난수화되지 않도록 제어한다. 즉, 47₍₁₆₎이 그대로 출력되도록 하는 것이다.

상기 제1앤드 게이트(AND1)는 상기 PRBS 적용 제어부(20)에서 발생하는 제어신호의 반전신호와 상기 PRBS 발생기(1)에서 출력되는 난수 2진 비트를 논리 곱한다.

상기 동기 바이트 반전 제어부(30)는 한 패킷이 입력할 때마다 발생하는 동기 클럭을 카운트하여 8패킷의 첫번째 패킷에 대한 동기클럭이 입력되면 이 패킷의 헤더 바이트중 동기 1바이트가 반전되도록 제어한다.

상기 제1오아 게이트(OR1)는 상기 동기 바이트 반전 제어부(30)의 제어신호와 상기 앤드 게이트(AND)의 출력신호를 논리 합한다.

입력 데이타 제어부(40)는 입력 데이타를 적당한 타이밍으로 난수화에 적용시킨다.

상기 제1익스클루시브 오아 게이트(EX-OR)는 상기 입력 데이타 제어부(40)의 출력신호와 상기 제1오아 게이트(OR1)에서 출력되는 신호를 배타적 논리 합하여 데이타를 출력한다.

상기 클럭 발생기(50)는 주클럭인 제1클럭과 반전 클럭인 제2클럭을 발생하여 상기 각 제어부(10~50)의 동작 타이밍이 서로 일치하도록 한다.

상기 구성의 일례로서 제4도에서 제8도까지를 설명하면 다음과 같다.

제4도는 제3도에서 PRBS 적용 제어부(20)의 구성도로서, 이는 다른 제어부들과 타이밍을 맞추기 위해 입력되는 동기클럭을 상기 클럭 발생기(50)의 제1클럭에 따라 소정시간 지연시키는 수개의 D플립플롭(D)과, 상기 D플립플롭(D)의 동기 클럭의 입력에 따른 출력신호와 동일한 신호가 상기 클럭 발생기(50)의 제1클럭에 따라 8클럭 동안 유지되도록 하는 8클럭 데이타 확장기(21)를 포함한다.

여기서, 상기 8클럭 데이타 확장기(21)는 제8도에 도시된 바와 같이, 상기 D플립플롭(D)의 출력신호를 입력하여 이를 상기 클럭 발생기(50)의 제1클럭에 따라 8클럭 지연시키는 8개의 D플립플롭(D)과, 상기 8개의 D플립플롭(D) 각각에서 출력되는 신호를 논리 합하는 제3오아 게이트(OR3)를 포함한다.

즉, 한 패킷이 입력됨에 따라 발생하는 동기클럭이 PRBS 적용 제어부(20)로 입력되면 D플립플롭(D)에 의해 소정시간 지연된 후, 8클럭 데이타 확정기(21)에서 8개의 D플립플롭(D)에 의해 8클럭이 지연되므로 제3오아 게이트(OR3)의 출력은 8클럭 동안 '1'이 된다. 결국, 한 패킷의 헤드 바이트중 동기 1바이트가 다 지나갈 때까지 PRBS 적용 제어부(20)에서는 '1'이 출력되는 것이다.

이에 따라, PRBS 적용 제어부(20)의 출력을 반전시켜 상기 PRBS 발생기(1)의 출력과 논리 곱하는 제1앤드 게이트(AND1)의 출력은 '0'이 된다. 이는 PRBS 발생기(1)의 출력이 어떤 값이든지 상관없이 이루어지는 것으로, 이로써 PRBS 적용 제어부(20)의 제어 동작이 이루이지게 되는 것이다.

제5도는 제3도에서 동기 바이트 반전 제어부(30)의 구성도로서, 이는 동기클럭의 발생 횟수를 8개 패킷 마다 반복 카운트하여 이에 따른 출력값을 이진화하여 3자리의 비트로서 출력하는 모듈 2³카운터(31)와, 상기 모듈 2³카운터(31)의 2¹자리와 2²자리의 비트를 반전시켜 2⁰자리의 비트와 논리 곱하는 제2앤드 게이트(AND2)와, 상기 제2앤드 게이트(AND2)의 출력과 동기클럭을 논리 곱하는 제3앤드 게이트(AND3)와, 상기 제3앤드 게이트(AND3)의 출력을 상기 클럭 발생기(50)의 제1클럭에 따라 소정시간 지연시키는 수개의 D플립플롭(D)과, 상기 D플립플롭(D)의 출력신호가 상기 제3앤드 게이트(AND3)의 출력에 의해 '1'일 경우, 이와 동일한 신호가 상기 클럭 발생기(50)의 제1클럭에 따라 8클럭 동안 유지되도록 하는 8클럭 데이타 확장기(32)를 포함한다.

상기 8클럭 데이타 확장기(32)는 상기 제4도에서의 8클럭 데이타 확정기(21)와 그 구성이 동일하다.

즉, 상기 8클럭 데이타 확장기(32)에서는 8패킷의 첫 패킷에 대한 헤드 바이트중 동기 1바이트가 지나갈 동안 '1'을 출력하게 된다. 그리고, 이때 상기 PRBS 적용 제어부(20)의 출력은 '1'이므로 제1앤드 게이트(AND1)의 출력은 '0'이 된다. 이에 따라, 상기 제1앤드 게이트(AND1)의 출력 '0'과 논리 합되는 상기 동기 바이트 반전 제어부(30)의 출력 '1'에 의해 제1오아 게이트(OR1)의 출력은 '1'이 된다.

이에 따라, 제1익스클루시브 오아 게이트(EX-OR)로 입력되는 상기 입력 데이타 제어부(40)의 출력 동기 1바이트는 반전된다. 즉, 47₍₁₆₎의 헤드 바이트의 동기 1바이트는 제1익스클루시브 오아 게이트(EX-OR)를 통해 B8₍₁₆₎로 반전되어 출력된다.

제6도는 제3도에서 입력 데이타 제어부(40)의 구성도로서, 이는 다른 제어부로부터의 신호와 타이밍을 맞추기 위해 입력 데이타의 비트열의 출력을 상기 클럭 발생기(50)의 제1클럭에 따라 소정시간 지연시키는 D플립플롭(D)을 수개 포함한다.

제7도는 제3도에서 PRBS 발생기 제어부(10)의 구성도로서, 이는 동기클럭의 입력으로 리셋되어 상기 클럭 발생기(50)의 제1클럭에 따라 2¹¹을 카운팅하는 모듈 2¹¹카운터(11)와; 상기 모듈 2¹¹카운터(11)에 의해 1504가 검출되면 한 패킷의 정규 비트의 출력이 완료되었음을 확인하고 1클럭의 신호를 출력하는 1504디텍터(12A)와, 상기 1540디텍터(12A)의 출력신호를 상기 클럭 발생기(50)의 제2클럭에 따라 소정시간 지연시키는 D플립플롭(D)과, 상기 D플립플롭(D)의 출력을 바로 전 클럭에서 PRBS 발생기(1)로 출력된 인네이블 신호와 논리 곱하는 제4앤드 게이트(AND4)와, 동기클럭의 입력을 상기 D플립플롭(D)의 출력시간에 일치하도록 상기 클럭 발생기(50)의 제1클럭에 따라 소정시간 지연시켜 출력하는 수개의 D플립플롭(D)과, 상기 수개의 D플립플롭(D)의 출력을 바로 전 클럭에서 PRBS 발생기(1)로 출력된 인네이블 신호의 반전신호와 논리 곱하는 제5앤드 게이트(AND5)와, 상기 제4 및 5앤드 게이트(AND4,5)의 출력을 논리 합하는 제2오아 게이트(OR2)와, 상기 제2오아 게이트(OR2)의 출력이 '1'일 경우, 바로 전 상태의 출력값을 반전시켜 PRBS 발생기(1)의 인네이블 신호로서 출력하는 T플립플롭(T)을 포함하여 정규 바이트 다음에 덧붙여지는 패딩 바이트에 대해서는 PRBS 발생기(1)가 난수화 동작을 하지 않도록 하는 인네이블 제어부(12)와; 상기 모듈 2¹¹카운터(11)에 의해 8이 검출되면 한 패킷의 동기 바이트의 출력이 완료되었음을 확인하고 1클럭의 신호를 출력하는 8디텍터(13A)와, 상기 8디텍터(13A)의 출력을 상기 클럭 발생기(50)의 제2클럭에 따라 소정시간 지연시키는 D플립플롭(D)과, 상기 D플립플롭(D)의 출력과 상기 동기 바이트 반전 제어부(30)에 의해 현재 입력되는 패킷이 8패킷중 첫번째 패킷이라는 확인 신호(S1)를 논리 곱하는 제6앤드 게이트(AND6)를 포함하여 8패킷의 첫번째 패킷의 동기 1바이트가 지나가면 PRBS 발생기(1)를 초기화시켜 난수화 동작이 1503바이트 이루어지도록 하는 리셋 제어부(13)를 포함한다.

상기와 같은 구성으로 이루어지는 본 발명의 동작을 제3도에서 제8도를 이용하여 설명하면 다음과 같다.

송신 먹스로부터 들어오는 동기클럭은 1클럭의 시간적 길이를 가지고 있으며 각 패킷의 헤더 바이트의 첫번째 비트와 동시에 발생한다. 이때, 상기 헤더 바이트는 일반적으로 4 바이트로 이루어지고, 이에 동기 1바이트가 헤더 바이트의 최상위 비트에 위치한다.

우선, 8패킷의 첫번째 패킷이 입력 데이타 제어부(40)로 들어오면 이 패킷의 헤더 바이트 47₍₁₆₎은 반전되어 B8₍₁₆₎이 되어야 한다.

이와 같은 반전기능은 동기 바이트 반전 제어부(30)에서 제공한다.

즉, 첫번째 패킷이 입력됨과 동시에 동기클럭이 발생하면 동기 바이트 반전 제어부(30)의 모듈 2³카운터(31)에서 카운팅한다. 이에 따라, 2⁰자리의 출력비트인 C₀는 '1'이 되고, 2¹자리의 출력비트인 C₁은 '0'이 되고, 2²자리의 출력비트인 C₂는 '0'이 되어 제2앤드 게이트(AND2)의 출력은 '1'이 된다. 이에 상기 제2앤드 게이트(AND2)의 출력이 '1'이 8클럭 데이타 확장기(32)로 입력되면 8클럭동안 '1'이 출력된다.

상기 동기 바이트 반전 제어부(30)의 동작과 동시에 PRBS 적용 제어부(20)에서는 동기클럭을 상기 동기 바이트 반전 제어부(30)의 동작 타이밍과 일치시키기 위해 D플립플롭(D)을 통해 지연시킨 후, 8클럭 데이타 확장부(21)에 의해 8클럭동안 '1'을 출력한다. 이는 반전 상태로 제1앤드 게이트(AND1)에 입력되고, 여기서 PRBS 발생기(1)에서 출력되는 값과 논리 곱되어 '0'이 출력된다. 이때, PRBS 발생기(1)는 동기 클럭의 입력에 의해 인네이블 신호를 발생하는 PRBS 발생기 제어부(10)의 인네이블 제어부(12)에 의해 인네이블 상태에 있게 된다.

이에 따라, 상기 동기 바이트 반전 제어부(30)의 출력 '1'과 상기 제1앤드 게이트(AND1)의 출력 '0'의 제1오아 게이트(OR1)를 통한 출력값은 '1'이 되고, 이는 제1익스클루시브 오아 게이트(EX-OR)에서 입력 데이타 제어부(40)의 첫번째 패킷의 동기 1바이트 47₍₁₆₎와 배타적 논리 합되어 B8₍₁₆₎로 반전되어 출력된다.

이후, 상기 동기 1바이트가 지나가면 PRBS 발생기 제어부(10)의 리셋 제어부(13)에서 PRBS 발생기(1)를 리셋시켜 PRBS 발생기(1)의 난수화 동작이 처음부터 다시 시작되도록 하고, PRBS 적용 제어부(20)에서는 다음 패킷에 대한 동기클럭이 입력될 때까지 '0'을 출력하여 그 동안 제1앤드 게이트(AND1)를 통한 PRBS 발생기(1)의 난수 2진 비트가 그대로 출력되도록 한다.

그리고, 동기 바이트 반전 제어부(30)는 다음 8패킷의 첫번째 패킷에 대한 동기클럭이 입력될 때까지 '0'을 출력하여 그 동안 제1오아 게이트(OR1)를 통한 상기 제1앤드 게이트(AND1)의 출력이 그대로 출력되도록 한다.

이때, 한 패킷의 정규 바이트인 188바이트의 난수화가 완료된 후, 그 뒤에 바로 다음 패킷에 대한 동기클럭이 입력되지 않으면 PRBS 발생기 제어부(10)의 인네이블 제어부(12)는 PRBS 발생기(1)로 인네이블 신호의 발생을 중지하여 PRBS 발생기(1)의 동작이 이루어지지 않도록 한다.

즉, PRBS 발생기(1)의 동작이 정규 8패킷에 대해서만 이루어지도록 하여 수신측에서 정확한 복원을 할 수 있도록 하는 것이다.

이상에서 살펴본 바와 같이 본 발명에 따르면, MPEG2 먹스로부터의 출력이 188바이트가 되어도 DVB 전송규격에 따른 스크램블러가 규약에 맞게 적응되므로 각종 위성방송, VOD(Video On Display) 등의 응용분야에 필수적으로 적용가능하게 되며, 수신측에서 원래의 신호로 복원함에 있어 오차가 발생하지 않게 되어 화질에 대한 신뢰성을 제공한다.

Claims (6)

1. D-DBS 방송국의 MPEG2 TS 먹스와 접속되어 FEC 효율을 높이기 위해 비트열을 의사 난수열로 바꾸어 주는 에너지 확산 스크램블러의 PRBS 발생기 사이를 인터페이스 하는 장치에 있어서, 한 패킷이 입력될 때마다 발생하는 1클럭의 동기클럭에 의해 비트수를 카운트하여 정규 비트인 1504비트가 되었는데 다음 패킷의 입력을 알리는 동기클럭이 바로 입력되지 않으면 상기 PRBS 발생기로의 인네이블 신호 발생을 중지하고, 이후 동기클럭이 입력되면 인네이블 신호를 다시 발생하여 정규 비트에 덧붙여지는 패딩 바이트에 대해서는 난수화 동작이 이루어지지 않도록 하고, 입력 데이타의 8패킷 마다 첫번째 패킷의 헤더 바이트중 동기 1바이트의 출력이 완료됨을 확인하여 상기 PRBS 발생기를 리셋시키는 PRBS 발생기 제어부와; 한 패킷이 입력될 때마다 발생하는 동기클럭에 의해 헤더 바이트중 동기 1바이트가 상기 PRBS 발생기의 난수화 동작에 의해 난수화되지 않도록 제어하는 PRBS 적용 제어부와; 상기 PRBS 적용 제어부에서 발생하는 제어신호의 반전신호와 상기 PRBS 발생기에서 출력되는 난수 2진 비트를 논리 곱하는 제1앤드 게이트와; 한 패킷이 입력할 때마다 발생하는 동기클럭을 카운트하여 8패킷의 첫번째 패킷에 대한 동기클럭이 입력되면 이 패킷의 헤더 바이트중 동기 1바이트가 반전되도록 제어하는 동기 바이트 반전 제어부와; 상기 동기 바이트 반전 제어부의 제어신호와 상기 제1앤드 게이트의 출력신호를 논리 합하는 제1오아 게이트와; 입력 데이타를 적당한 타이밍으로 난수화에 적용시키는 입력 데이타 제어부와; 상기 입력 데이타 제어부의 출력신호와 상기 제1오아 게이트에서 출력되는 신호를 배타적 논리 합하여 데이타를 출력하는 제1익스클루시브 오아 게이트와; 주클럭인 제1클럭과 반전 클럭인 제2클럭을 발생하여 상기 각 제어부의 동작 타이밍이 서로 일치하도록 하는 클럭 발생기를 포함하는 것을 특징으로 하는 DVB 에너지 확산 스크램블러 인터페이스 장치.
2. 제1항에 있어서, 상기 PRBS 발생기 제어부는 동기클럭의 입력으로 리셋되어 상기 클럭 발생기의 제1클럭에 따라 2¹¹을 카운팅하는 모듈 2¹¹카운터(11)와; 상기 모듈 2¹¹카운터에 의해 1504가 검출되면 한 패킷의 정규 비트의 출력이 완료되었음을 확인하고 1클럭의 신호를 출력하는 1504디텍터와, 상기 1540디텍터의 출력신호를 상기 클럭 발생기의 제2클럭에 따라 소정시간 지연시키는 D플립플롭과, 상기 D플립플롭의 출력을 바로 전 클럭에서 PRBS 발생기로 출력된 인네이블 신호와 논리 곱하는 제4앤드 게이트와, 동기클럭의 입력을 상기 D플립플롭의 출력시간에 일치하도록 상기 클럭 발생기의 제1클럭에 따라 소정시간 지연시켜 출력하는 수개의 D플립플롭과, 상기 수개의 D플립플롭의 출력을 바로 전 클럭에서 PRBS 발생기로 출력된 인네이블 신호의 반전신호와 논리 곱하는 제5앤드 게이트와, 상기 제4 및 5앤드 게이트의 출력을 논리 합하는 제2오아 게이트, 상기 제2오아 게이트의 출력이 '1'일 경우, 바로 전 상태의 출력값을 반전시켜 PRBS 발생기의 인네이블 신호로서 출력하는 T플립플롭을 포함하여 정규 바이트 다음에 덧붙여지는 패딩 바이트에 대해서는 PRBS 발생기가 난수화 동작을 하지 않도록 하는 인네이블 제어부와; 상기 모듈 2¹¹카운터에 의해 8이 검출되면 한 패킷의 동기 바이트의 출력이 완료되었음을 확인하고 1클럭의 신호를 출력하는 8디텍터와, 상기 8디텍터의 출력을 상기 클럭 발생기의 제2클럭에 따라 소정시간 지연시키는 D플립플롭과, 상기 D플립플롭의 출력과 상기 동기 바이트 반전 제어부에 의해 현재 입력되는 패킷이 8패킷중 첫번째 패킷이라는 확인 신호를 논리 곱하는 제6앤드 게이트를 포함하여 8패킷의 첫번째 패킷의 동기 1바이트가 지나가면 PRBS 발생기를 초기화시켜 난수화 동작이 1503바이트 이루어지도록 하는 리셋 제어부를 포함하는 것을 특징으로 하는 DVB 에너지 확산 스크램블러 인터페이스 장치.
3. 제1항에 있어서, 상기 PRBS 적용 제어부는 다른 제어부들과 타이밍을 맞추기 위해 입력되는 동기클럭을 상기 클럭 발생기의 제1클럭에 따라 소정시간 지연시키는 수개의 D플립플롭과, 상기 D플립플롭의 동기클럭의 입력에 따른 출력신호와 동일한 신호가 상기 클럭 발생기의 제1클럭에 따라 8클럭 동안 유지되도록 하는 8클럭 데이타 확장기(32)를 포함하는 것을 특징으로 하는 DVB 에너지 확산 스크램블러 인터페이스 장치.
4. 제1항에 있어서, 상기 동기 바이트 반전 제어부는 동기클럭의 발생 횟수를 8개 패킷 마다 반복 카운트하여 이에 따른 출력값을 이진화하여 3자리의 비트로서 출력하는 모듈 2³카운터와, 상기 모듈 2³카운터의 2¹자리와 2²자리의 비트를 반전시켜 2⁰자리의 비트와 논리 곱하는 제2앤드 게이트와, 상기 제2앤드 게이트의 출력과 동기클럭을 논리 곱하는 제3앤드 게이트와, 상기 제3앤드 게이트의 출력을 상기 클럭 발생기의 제1클럭에 따라 소정시간 지연시키는 수개의 D플립플롭과, 상기 D플립플롭의 출력신호가 상기 제3앤드 게이트의 출력에 의해 '1'일 경우, 이와 동일한 신호가 상기 클럭 발생기의 제1클럭에 따라 8클럭 동안 유지되도록 하는 8클럭 데이타 확장기를 포함하는 것을 특징으로 하는 DVB 에너지 확산 스크램블러 인터페이스 장치.
5. 제1항에 있어서, 상기 입력 데이타 제어부는 다른 제어부로터의 신호와 타이밍을 맞추기 위해 입력 데이타의 비트열의 출력을 상기 클럭 발생기의 제1클럭에 따라 소정시간 지연시키는 D플립플롭을 수개 포함하는 것을 특징으로 하는 DVB 에너지 확산 스크램블러 인터페이스 장치.
6. 제3항 또는 제4항에 있어서, 상기 8클럭 데이타 확장기는 상기 D플립플롭의 출력신호를 입력하여 이를 상기 클럭 발생기의 제1클럭에 따라 8클럭 지연시키는 8개의 D플립플롭과, 상기 8개의 D플립플롭 각각에서 출력되는 신호를 논리 합하는 제3오아 게이트를 포함하는 것을 특징으로 하는 DVB 에너지 확산 스크램블러 인터페이스 장치.