KR100187370B1 - 반도체장치의 패턴형성방법 - Google Patents

반도체장치의 패턴형성방법 Download PDF

Info

Publication number
KR100187370B1
KR100187370B1 KR1019950030334A KR19950030334A KR100187370B1 KR 100187370 B1 KR100187370 B1 KR 100187370B1 KR 1019950030334 A KR1019950030334 A KR 1019950030334A KR 19950030334 A KR19950030334 A KR 19950030334A KR 100187370 B1 KR100187370 B1 KR 100187370B1
Authority
KR
South Korea
Prior art keywords
pattern
etching
photosensitive material
forming
target layer
Prior art date
Application number
KR1019950030334A
Other languages
English (en)
Other versions
KR970017939A (ko
Inventor
황한규
이강현
민경진
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950030334A priority Critical patent/KR100187370B1/ko
Publication of KR970017939A publication Critical patent/KR970017939A/ko
Application granted granted Critical
Publication of KR100187370B1 publication Critical patent/KR100187370B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

패턴 하부의 식각대상층에 대하여 식각 선택비가 향상된 반도체장치의 패턴 형성방법이 개시되어 있다.
본 발명에 의한 패턴 형성방법은, 반도체기판상의 식각대상층(12)상에 감광물질층을 도포하는 공정과, 상기 감광물질층을 선택적으로 노광 및 현상하여 상기 감광물질로 된 제1패턴(14)을 형성하는 공정과, 상기 제1패턴(14)의 측벽에 폴리머 스페이서(16)를 형성하는 공정, 및 상기 폴리머 스페이서(16)를 경화하여, 상기 제1패턴(14)과 상기 경화된 폴리머 스페이서(18)로 이루어진 제2패턴을 형성하는 공정을 구비하여 이루어진다.
따라서, 식각공정 후 식각대상층상에 마우스-바이트가 발생하지 않아 원하는 패턴 프로파일을 얻을 수 있는 효과가 있다.

Description

반도체장치의 패턴 형성방법
제1A도 내지 제1B도는 종래 기술에 의한 감광물질 패턴의 형성방법을 설명하기 위한 단면도들이다.
제2도는 상기 제1B도에 나타난 감광물질 패턴에 따라 식각공정을 수행한 후의 결과물을 나타내는 단면도이다.
제3도는 본 발명의 일 실시예에 의한 반도체장치의 패턴 형성방법을 설명하기 위한 단면도이다.
제4도는 본 발명에 따라 형성된 패턴을 사용하여 식각공정을 수행한 후의 결과물을 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 식각대상층
14 : 제1패턴 16 : 폴리머 스페이서
18 : 경화된 폴리머 스페이서 20 : 적외선
본 발명은 반도체장치에 있어서의 패턴 형성방법에 관한 것으로서, 보다 상세하게는 식각 결과물에서 발생하는 소위 마우스-바이트(mouse-bite)를 방지하여 원하는 식각 프로파일을 얻을 수 있도록 반도체장치에서의 패턴 형성방법을 개선하는 것이다.
반도체 제조공정에 있어서 패턴 형성을 위한 가장 일반적인 방법은, 제1A도에 도시된 바와 같이 반도체기판(10)상에 형성된 식각대상층(12)상에 감광물질(photo resist)을 도포하고, 이어서 미세 패턴이 형성되어 있는 레티클이나 마스크를 사용하여 감광물질층을 노광한 후 형상하여 감광물질의 제1패턴(14)을 형성하며, 형성된 감광막 패턴을 베이킹(baking)하여 패턴형성작업을 마치게 된다.
한편, 64M DRAM, 256M DRAM 등 반도체 메모리가 고집적화되면서 미세패턴의 패턴 간격을 규정하는 CD(Critical Dimension) 콘트롤을 위하여 감광막 패턴의 측벽에 폴리머를 형성시키는 기술이 널리 이용되기에 이르렀다. 제1B도는 상기 제1A도에 연속하여 상기 종래의 폴리머 형성기술을 이용하여 감광막 패턴을 형성하는 방법을 나타낸다.
상기 폴리머 형성기술을 일반적으로 감광물질의 상기 제1패턴(14)이 형성 가스인 CxFy가스(예를들어, CF4, CHF3, C2F6, C2F2가스등)를 이용하여 플라즈마 처리를 수행하면 반도체 웨이퍼의 전면에 폴리머가 형성되며, 이어서 웨이퍼의 전면에 대하여 반응성 이온 식각법 등에 의한 식각공정을 수행하면 웨이퍼상의 평탄한 부분에 있는 폴리머는 모두 식각되어지고 감광물질의 제1패턴(14)의 측벽에는 폴리머 스페이서(16)가 형성된다. 따라서, 상기 폴리머 스페이서가 형성된 미세패턴을 사용하여 식각공정을 수행하면 하부 식각대상층을 보다 미세하게 식각할 수 있어서 그에 상응하는 디바이스이 고집적화가 가능하게 된다.
그러나 상기 폴리머 스페이서를 이용한 패턴 형성방법에 의하면 패턴 형성 후 건식 식각시 폴리머 스페이서(16)와 하부의 식각대상층(12)과의 식각 선택비가 낮아, 식각공정이 완료된 후의 식각대상층의 상부 모서리부분이 쭈글쭈글해지는 소위 마우스-바이트(mouse-bite) 현상이 발생하게 된다는 문제점이 있다(제2도의 A부분). 이는 후속되는 상기 식각대상층의 패턴에 의한 하부층의 식각시 식각불량이 발생하거나, 상기 식각대상층의 패턴상에 금속배선층등 다른 물질층을 적층하는 경우에는 적층불량이 되어 반도체 디바이스의 신뢰성이 떨어지고 나아가 생산성도 저하되는 원인이 된다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 마우스-바이트의 발생을 방지할 수 있는 패턴 형성방법을 제공하는 데 그 목적이 있다.
이에, 상기 본 발명의 목적을 달성하기 위한 본 발명에 의한 반도체장치의 패턴 형성방법은, 반도체기판상에 형성된 식각대상층상에 감광물질층을 도포하는 공정과 : 상기 감광물질층을 선택적으로 노광 및 현상하여 상기 식각대상층상에 상기 감광물질로 된 제1패턴을 형성하는 공정과 : 상기 제1패턴의 측벽에 폴리머 스페이서를 형성하는 공정과 : 상기 폴리머 스페이서를 경화하여, 상기 제1패턴과 상기 경화된 폴리머 스페이서로 이루어진 제2패턴을 형성하는 공정을 구비하여 이루어진다.
본 발명의 바람직한 실시예로서, 상기 폴리머 스페이서를 경화하는 공정은 적외선 베이크 공정에 의하여 수행되어진다. 또한 상기 적외선 베이크 공정시의 램핑(lamping) 온도는 상기 감광물질층에 대한 트랙(track) 베이크 온도보다 높게 해줌으로서 상기 폴리머 스페이서의 경화가 바람직하게 실시되어진다.
따라서, 본 발명에 의하면 경화된 상기 폴리머 스페이서와 하부의 식각대상층과의 식각에 대한 선택비가 높아져 후속되는 식각공정시 상기 제2패턴의 침식이 방지되어 하부의 상기 식각대상층의 마우스-바이트 발생의 방지된다.
이하, 본 발명의 실시예에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 일 실시예에 의한 반도체장치의 패턴형성방법을 설명하기 위한 단면도로서, 상기 제1A도 및 제1B도에 연속하여 설명이 이루어지며, 상기 제1A도 및 제1B도에 표시된 참조번호와 동일한 것은 동일한 구성요소를 나타낸다.
제3도를 참조하여 설명하면, 제1A도에서 나타낸 바와 같이 반도체기판(10)상에 폴리실리콘 등의 폴리(poly)충등 공정수행과정에서 식각의 대상의 되는 식각대상층(12)이 형성되어 있으며, 식각대상층(12)상의 전면에 감광물질을 스핀 코팅하여 일정한 두께를 유지토록 한 후 일반적인 노광, 현상 및 베이킹공정을 수행하여 감광물질의 제1패턴(14)을 형성한다.
이어서, 상기 제1B도에서도 나타낸 바와 같이, 상기 감광물질의 상기 제1패턴(14)이 형성되어 있는 반도체 웨이퍼의 전면에 대하여 폴리머 형성 가스인 CxFy 가스(예를 들어, CF4, CHF3, C2F6,C2F1가스 등)를 이용하여 플라즈마 처리를 수행하여 폴리머를 형성한 후 웨이퍼의 전면에 대하여 반응성, 이온 식각법 등에 의한 식각공정을 수행하면 상기 감광물질의 제1패턴(14)의 측벽에는 폴리머 스페이서(16)가 형성된다.
이어서, 상기 제3도에 나타난 바와 같이 적외선 베이크 시스템에서 웨이퍼의 전면에 적외선(20)을 조사하면, 상기 제1B도의 상기 폴리머 스페이서(16)와 감광물질의 제1패턴(14)에 잔존하는 용제등이 증발하여 경화되어진다. 상기 참조번호 18은 경화된 폴리머 스페이서를 나타낸다. 따라서, 상기 경화된 폴리머 스페이서(18)와 경화된 제1패턴(14)이 일체가 되어 제2패턴을 구성하게 되어 패턴 형성이 완료된다.
한편, 본 실시예에서 상기 적외선 베이크 공정의 램핑온도는 예를 들어, 130℃정도에서 수행한다. 이는 통상의 포토레지스트 트랙 베이킹 온도인 115℃정도 보다 높게 해줌으로서 경화 특성을 양호하게 하고자 하는 것이다.
제4도는 본 발명에 따라 형성된 상기 경화된 폴리머 스페이서(18)와 경화된 제1패턴(14)이 일체가 되어 이루어진 제2패턴을 사용하여 건식 식각공정을 수행한 후의 결과물을 나타내는 단면도이다. 식각시 상기 식각대상층(12)에 대한 상기 경화된 제2패턴의 식각 선택비가 현저히 향상되어, 종래 기술에서 발생하던 마우스-바이트가 발생하지 않게 되었다.
한편, 상기 제1B도에 나타난 폴리머 스페이서(16)를 형성하여 주지 않은 채, 감광물질로만 이루어진 상기 제1패턴(14)에 대하여 본 발명에 의한 적외선 베이크 공정을 수행하는 경우에는, 상기 제1패턴(14)이 경화되어 하부 식각대상층(12)과의 식각 선택비를 높여줄 수는 있으나 상기 제1패턴(14)의 변형이 발생한다는 문제점이 있다.
이상의 실시예에서 살펴본 바와 같이, 본 발명에 의하면 패턴의 변형이 발생하지 않으면서도 하부 식각대상층에 대한 식각 선택비가 매우 향상된 패턴을 형성할 수 있다. 따라서, 종래 기술에서 문제로 되었던 소위 마우스-바이트가 제거되어 소기의 패턴 프로파일을 얻을 수 있다.
한편, 본 발명은 이상의 실시예에 국한되지 않고 본 발명의 요지를 이탈하지 않는 범위 내에서 다양하게 변형하여 실시할 수 있음은 물론이다.

Claims (4)

  1. (정정) 반도체기판(10)상에 형성된 식각대상층(12)상에 감광물질층을 도포하는 공정;
    상기 감광물질층을 선택적으로 노광 및 현상하여 상기 식각대상층(12)상에 상기 감광물질로 된 제1패턴(14)을 형성하는 공정;
    상기 제1패턴(14)의 측벽에 폴리머 스페이서(16)를 형성하는 공정;
    상기 폴리머 스페이서(16)를 경화하여 상기 제1패턴(14)과 상기 경화된 폴리머 스페이서(18)로 이루어지는 제2패턴을 형성하는 공정; 및
    상기 제2패턴을 식각마스크로 하여 상기 식각대상층(12)을 식각하는 공정;
    을 포함하여 이루어지는 것을 특징으로 하는 반도체장치의 패턴 형성방법.
  2. (정정) 제1항에 있어서,
    상기 폴리머 스페이서(16)의 경화하는 상기 폴리머 스페이서(16)에 적외선을 조사(照射)하는 적외선 베이크를 수행하여 이루어지는 것을 특징으로 하는 상기 반도체장치의 패턴 형성방법.
  3. (정정) 제2항에 있어서,
    상기 적외선 베이크시 공정의 램핑(Lamping)온도는 상기 감광물질층으로부터 제1패턴(14)의 형성시의 베이크 온도보다 높은 것을 특징으로 하는 상기 반도체장치의 패턴 형성방법.
  4. 제1항에 있어서,
    상기 식각대상층(12)은 폴리층임을 특징으로 하는 상기 반도체장치의 패턴 형성방법.
KR1019950030334A 1995-09-16 1995-09-16 반도체장치의 패턴형성방법 KR100187370B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950030334A KR100187370B1 (ko) 1995-09-16 1995-09-16 반도체장치의 패턴형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950030334A KR100187370B1 (ko) 1995-09-16 1995-09-16 반도체장치의 패턴형성방법

Publications (2)

Publication Number Publication Date
KR970017939A KR970017939A (ko) 1997-04-30
KR100187370B1 true KR100187370B1 (ko) 1999-04-15

Family

ID=19427011

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950030334A KR100187370B1 (ko) 1995-09-16 1995-09-16 반도체장치의 패턴형성방법

Country Status (1)

Country Link
KR (1) KR100187370B1 (ko)

Also Published As

Publication number Publication date
KR970017939A (ko) 1997-04-30

Similar Documents

Publication Publication Date Title
KR100674967B1 (ko) 더블 패터닝 방식을 이용한 미세 피치를 갖는 포토레지스트패턴 형성방법
US20020160628A1 (en) Process for reducing the critical dimensions of integrated circuit device features
US6416933B1 (en) Method to produce small space pattern using plasma polymerization layer
EP0037708B1 (en) Method of forming patterns
US7258965B2 (en) Pre-exposure of patterned photoresist films to achieve critical dimension reduction during temperature reflow
JP2001358061A (ja) 半導体装置の製造方法
US5064748A (en) Method for anisotropically hardening a protective coating for integrated circuit manufacture
US6566274B1 (en) Lithography process for transparent substrates
KR100187370B1 (ko) 반도체장치의 패턴형성방법
US20040166447A1 (en) Method for shrinking pattern photoresist
US4826754A (en) Method for anisotropically hardening a protective coating for integrated circuit manufacture
KR100510448B1 (ko) 열적 흐름 공정을 이용한 반도체장치의 미세 포토레지스트 패턴형성방법
EP0103052A1 (en) Method for forming patterned resist layer on semiconductor body
KR0179339B1 (ko) 감광막패턴 형성방법
KR100300073B1 (ko) 반도체 장치의 포토레지스트 패턴 형성방법
US20040166448A1 (en) Method for shrinking the image of photoresist
JP3439488B2 (ja) 半導体装置の製造方法
KR100866681B1 (ko) 반도체 소자의 패턴 형성방법
JP2867975B2 (ja) レジストパターンの形成方法
KR100192932B1 (ko) 반도체소자의 형성방법
JP3149601B2 (ja) 半導体装置のコンタクトホール形成方法
KR20030092865A (ko) 반도체소자의 미세패턴 형성방법
KR100384784B1 (ko) 반도체 소자의 게이트 형성방법
KR100392431B1 (ko) 반도체 장치의 제조 방법
KR100281113B1 (ko) 반도체소자의 패터닝 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061128

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee