KR100186250B1 - Fed의 전계 방출 소자 제조방법 - Google Patents

Abstract

본 발명은 FED의 전계 방출 소자의 구조중 팁과 게이트의 형성을 최적으로 기하학적으로 구성시킴과 동시에 뛰어난 특성을 발휘할 수 있도록 한 것으로, 그의 주요 방법상의 특징은, 실리콘 기판(1)을 열산화시킨 후 식각 공정에 의해 디스크(2)를 형성하는 공정과, 디스크(2)를 마스크하여 에칭 후 실리콘 기판(1)을 열산화시켜 팁(4)이 형성되도록 하는 공정과, 팁(4) 주위에 LPCVD 및 반응성 이온에칭에 의해 실리콘 질화막(5)을 형성시키는 공정과, 그 위에 폴리실리콘층(6)을 형성시킨 후 포토레지스트(7)를 도포시키는 공정과, 디스크(2) 주위의 폴리실리콘층(6)을 에칭한 후 포토레지스트를 제거하는 공정과, 잔류하는 폴리실리콘층(6)을 열산화시킨 후 게이트 금속을 형성시키는 공정과, 그리고 팁(4) 외주의 산화층을 제거하는 공정으로 이루어지는 것을 특징으로 한다.

Description

FED의 전계 방출 소자 제조방법

제1도 내지 제6도는 본 발명에 따른 방법을 공정 순서대로 도시한 공정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 디스크

3 : 산화층 4 : 팁

5 : 실리콘 질화막 6 : 포토 실리콘층

7 : 포토레지스트 8 : 게이트 전극

본 발명은 FED의 전계 방출 소자의 제조방법에 관한 것으로 특히 팁과 게이트 전극의 형성을 최적으로 형성 가능토록 한 전계 방출 소자의 제조방법에 관한 것이다.

최근 FED의 전계 방출 소자에 관한 연구는 게이트의 낮은 동작 전압, 큰 방출 전류 밀도, 소자의 균일서, 방출 안전성 등을 갖춘 소자에 관한 연구가 활발히 진행되고 있다.

그 중 큰 방출 전류 밀도를 얻기 위하여는 팁과 게이트 전극간의 기하학적인 구조가 매우 중요하다. 그리고, 게이트 전극의 누설 전류를 줄이기 위하여는 치밀한 산화막이 요구된다.

본 발명의 목적은 상기한 요구 사항을 만족하도록 게이트 전극에서 치밀한 산화막을 얻음과 동시에 팁의 구조를 최적으로 제조할 수 있도록 한 전계 방출 소자의 제조방법을 제공하는 것으로, 상기한 목적을 달성하기 위한 본 발명은, 절연 특성이 뛰어나고 반응 속도가 빠른 열산화막을 이용하였다. 특히 폴리실리콘을 증착하여 열산화함으로서 팁의 기하학적 구조의 형성을 용이하고도 최적으로 할 수 있도록 하였다.

이하 본 발명에 따른 전계 방출 소자의 제조방법을 구체적으로 설명한다.

제1도는 팁을 형성하기 위한 초기의 종래의 공정을 나타낸 도면으로, 반도체 실리콘 기판(1)을 열산화하여 실리콘 산화막을 형성한 후, 사진식각 공정에 의해 패턴을 갖도록 비등방성식각을 수행하여 디스크(2)를 형성한 후, 디스크(2)를 마스크하여 등방에칭 행하고, 그리고 실리콘 기판(1)을 열산화시켜 최종적으로 제1도와 같은 산화층(3)과 뾰죽한 팁(4)이 형성되도록 한다.

그리고 제2도에서 보듯이, LPCVD (Low Pressure Chemical Vapour Deposition)에 의해 실리콘 질화막(SiNx)(5)을 형성시킨 후 반응성 이온 에칭(RIE)에 의해, 팁(4)을 둘러싼 주위의 실리콘 질화막(5)만 남기고, 산화층(3)상의 실리콘 질화막을 제거시킨다.

그리고, 제3도에서 보듯이, LPCVD법(저압화학적 증착법)에 의거 폴리실리콘층(6)을 형성시키고 포토레지스트(7)를 회전도포시킨다.

그런 후, 디스크(2)의 주위 부분에 있는 폴리실리콘층(6)을 부분적으로 에칭하여 제거한다. 그런 후 포토레지스트(7)를 제거한다.

그러면, 제4도에서 보듯이, 실리콘 질화막(5)의 하단 형성 부위 끝에서부터 시작되고 산화층(3)의 상면에 피복되어 있는 형태의 폴리실리콘층(6)만이 남아 있게 된다.

그런 후 폴리실리콘층(6)을 열산화시킨다. 그러면 폴리실리콘층(6)이 산화되어 제5도와 같이 부풀어 오르게 된다. 그런 후 게이트 금속을 증착하여 게이트 전극(8)을 형성시킨다.

그리고, 식각에 의해 팁(4) 외주에의 산화층(3)과 팁(4) 주위의 산화된 폴리실리콘층(6)을 제거하면 이미터 팁(4) 위에 형성된 산화층(3), 실리콘 질화막(5) 및 디스크(2) 전부가 제거된다(Lift-off 공정). 그러면 제6도와 같은 팁(4)이 형성된다.

이상과 같은 본 발명의 방법에 의하면, 소정 두께의 폴리실리콘층(6)을 형성시키고 그 위에 금속 게이트를 증착에 의해 형성시킨후 폴리실리콘층(6)을 산화시켜서, 금속 게이트 전극(8)을 소정의 높이로 상승되도록 할 수 있도록 함으로서, 팁과 게이트 사이의 높이를 조절하는데 있어 매우 유리한 특징이 있다.

또한, 본 발명에서 이용된 폴리실리콘의 열산화층은 내압 강도도 높아 파손에 의한 리크(leak)가 발생할 염려도 없다.

한편, 전계 방출 소자의 제조에 있어서, 팁(4)과 게이트 전극간의 형성 구조는 소자에 대한 매우 중대한 영향을 끼치는바, 예로서, 게이트 전극보다 팁의 꼭대기가 더 높을수록 바람직하다. 왜냐하면, 팁의 측부와 게이트 전극이 부딪쳐 파손될 염려가 있기 때문에 팁은 예각으로 뾰죽함에 동시에 게이트 전극보다 높게 위치되도록 형성시키는 것이 바람직하다. 또한 팁과 게이트 전극 사이의 거리는 작을수록 팁에서의 전자 방출이 유리하다.

따라서, 본 발명에서는 실리콘 기판(1)을 열산화시켜 팁(4)의 일정 높이를 확보한 후(sharpening 공정), 폴리실리콘의 열산화에 의해 금속 게이트 전극의 높이가 구조상 최적의 높이가 되도록 조절함으로써 팁과 게이트 간의 구조에 따른 최적의 효과를 갖는 소자를 제조할 수 있는 잇점이 있고, 또한 폴리실리콘의 열산화에 의해, 최적의 높이 또는 구조를 형성하기 위한 조절이 용이한 잇점이 있다.

또한, 본 발명에서는 단결정 실리콘의 열산화와 폴리실리콘의 열산화에 의해 절연 특성이 매우 우수한 열산화막을 게이트 산화막으로 사용하였으므로, 이를 통하여 게이트 전극(8)을 통한 누설 전류를 최소화시킬 수 있는 효과가 있다.

또, 단결정 팁에서 열산화시엔 팁끝이 게이트 금속의 아래에 오기 쉬우나, 본 발명에서는 폴리실리콘을 씨드(seed)로 이용하여 팁끝이 게이트 금속의 중간에 오도록 하였으며, 폴리실리콘의 열팽창에 의하여 게이트 산화막의 구경이 최대한 팁에 근접하도록 하여 팁과 게이트간의 거리를 줄이는 등의 기하학적인 구조를 최적화시킬 수 있는 효과가 있다.

Claims (4)

1. FED의 전계 방출 소자의 구조가 최적으로 제조되도록 함에 있어서, 실리콘 기판(1)을 열산화시킨 후 식각 공정에 의해 디스크(2)를 형성하는 공정과, 디스크(2)를 마스크하여 에칭 후 실리콘 기판(1)을 열산화시켜 팁(4)이 형성되도록 하는 공정과, 팁(4) 주위에 LPCVD 및 반응성 이온에칭에 의해 실리콘 질화막(5)을 형성시키는 공정과, 그 위에 폴리실리콘층(6)을 형성시킨 후 포토레지스트(7)를 도포시키는 공정과, 디스크(2) 주위의 폴리실리콘층(6)을 에칭한 후 포토레지스트를 제거하는 공정과, 잔류하는 폴리실리콘층(6)을 열산화시킨 후 게이트 금속을 형성시키는 공정과, 그리고 팁(4) 외주의 산화층을 제거하는 공정으로 이루어지는 것을 특징으로 하는 FED의 전계 방출 소자 제조방법.
2. 제1항에 있어서, 폴리실리콘층(6)의 형성은 LPCVD에 의한 것을 특징으로 하는 FED의 전계 방출 소자 제조방법.
3. 제1항에 있어서, 게이트 전극(8)의 형성은 증착에 의한 것을 특징으로 하는 FED의 전계 방출 소자 제조방법.
4. 제1항에 있어서, 팁(4) 외주의 산화층 제거는 식각에 의한 것을 특징으로 하는 FED의 전계 방출 소자 제조방법.