KR0184553B1 - 출력 드라이버의 전류제어회로 및 그 구동방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야 : 저 전압 스윙에 구동하는 출력 드라이버의 공급전류를 제공하기 위한 반도체 메무리 장치의 전류제어회로 및 그 구동방법에 관한 것이다.

2. 발명에 해결하려고 하는 기술적 과제 : 주변 온도와 전압의 변화에도 안정된 구동 전류를 출력 드라이버 회로에 제공하기 위한 전류제어회로를 제공함에 있다.

3. 발명의 해결방법의 요지 : 입력신호에 응답하여 전류미러회로의 제공전류와 단일 케퍼시터의 저장전류를 차아지 라인에 차아지하기 위한 과정과, 상기 차아지 라인의 전압과 기준전 압과의 전압을 비교 및 출력하기 위한 과정과, 상기 차아지 라인의 전압이 상기 기준전압의 레벨까지 차아지되는 시간이 계산된 신호 카운팅신호에 응답하여 다시 피이드 백되는 과정과, 상기 피이드 백되는 과정을 통하여 상기 차아지 라인의 차아지 전압과 상기 기준전압이 일치할때의 전류를 출력하가 위한 과정으로 이루어지는 것을 요지로 한다.

4. 발명의 중요한 용도 : 전류제어회로에 적합하다.

Description

출력 드라이버의 전류제어회로 및 그 구동방법

제1도는 종래의 기술에 따른 출력 드라이버의 전류 제어 회로를 보인 도면.

제2도는 본 발명의 일실시예에 따른 출력 드라이버의 전류 제어 회로를 보인 도면.

본 발명은 고속의 신호 전송을 위한 인터페이스를 가지는 반도체 메모리 장치에 관한 것으로, 특히 저 전압 스윙에 구동하는 출력 드라이버의 공급전류를 제공하기 위한 반도체 메모리 장치의 전류제어회로 및 그 구동방밥에 관한 것이다.

일반적으로, 램버스사의 RSL(rambus signal logic), 빌거닝이 제안한 GTL(gunnlng transistor logic)과 같은 인터페이스 시스템들은 고속의 신호 전송을 위해 저 전압 스윙(약 2.5V∼1.6V)을 이용한다. 이 저 전압 스윙은 트랜지스터의 드레인이 버스에 연결되는 오픈 드레인 앤형 모오스 트랜지스터로 구성된 출력 드라이버를 구동시킨다. 따라서, 출력 드라이버는 프리차아지된 버스라인의 전류를 유기함으로서 데이터를 입출력 포트로 전송한다. 이 유기된 전류의 량은 상기 출력 드라이버의 단자 저항 Rs에 의해 전압으로 변환되고 그 변환된 전압은 상기 전압의 스윙폭을 결정하게 되는 것이다. Voh은 하이 레벨의 출력전압이고, Vterm는 상기 프리차아지 된 버스 라인의 전압이고, Ioh는 하이 레벨의 전류이고, Rs는 단자 저항이고 아래와 같은 수식 1, 2에 의하여 Voh, Vol이 결정된다.

Voh = Vterm - Ioh × Rs …… 식 1

Vol = Vterm - Iol × Rs …… 식 2

하지만, 저 전압 스윙을 이용하는 출력 드라이버의 전류량은 동작중에 온도와 또는 인가전압의 변동에 따라 변화한다.

이는 전송되는 신호의 전압 스윙폭의 변화를 초래하여 시스템의 오동작을 발생시키는 문제점이 있었다. 이러한 문제점을 해결하고자 제 1도에 도시한 종래의 기술에 따른 출력 드라이버의 전류 제어 회로를 통하여 상기한 문제점을 해소하였다. 제 1도를 참조하면, 스위칭 트랜지스터 6은 드레인으로는 전류미러회로 58의 차아지라인 62과 접속되고 소오스로는 접지전압과 접속되어 게이트로인가되는 입력신호에 따라 상기 전류미러회로 58의 차아지 라인 62의 전류를 방전 또는 차아지한다. 이때, 상기 전류미러회로 58는 게이트가 서로 커플링되고 각기의 소오스로는 전원전압이 인가되는 피형 모오스 트랜지스터 2, 4로 이루어진다. 이러한 피형 모오스 트랜지스터 2, 4의 사이즈 비가 M이라고 가정할 경우에는 상기 피형 모오스 트랜지스터 2의 전류 I라면 상기 피형 모오스 트랜지스터 4의 흐르는 전류는 i/M가 된다. 회로 60은 전류미러회로 58의 상기 차아지라인 62으로 미리 설정된 전류를 제공하여 그 차아지라인 62의 최종 차아지 전류 값을 결정하기 위한 차아지 전류제어회로이다. 그 차아지 전류제어회로 60은 상기 차아지 라인 62에 일단이 접속되는 피형 및 엔형 모오스 트랜지스터로 이루어진 전송 게이트들 16, 18, 20, 22, 24, 26으로 구성된다. 그 각기의 전송게이트들의 타단은 케퍼시터 28, 30, 32, 34, 36, 38와 접속된다. 인버터 40, 42, 44, 46,48, 50은 상기 전송게이트의 피형 및 엔형 모오스 트랜지스터의 게이트와 각기 접속된다. 이때, 케퍼시터, 28, 30, 32, 34, 36, 38의 일단은 접지전압과 접속되고 차아징 용량은 각기 다르다. 만일 가장 작은 용량을 가지는 케퍼시터 38의 용량이 m일 경우에는 차례로 2m, 4m, 8m, 16m, 32m으로 2배수로 증가된 용량을 가진다. 비교회로 8은 일단은 기준전압이 인가되고 타단은 상기 차아지라인 62와 접속되어 그 차아지 라인 62의 전압과 기준전압과의 전압을 비교출력한다. 앤드게이트 10은 상기 입력신호와 상기 비교회로 8의 비교출력된 전압을 수신한다. 앤드게이트 12는 클럭신호와 상기 앤드게이트 10의 출력전압을 수신한다. 6진 카운터회로 14는 상기 앤드게이트 12와 접속되고 그의 출력단은 인버터 54를 통하여 상기 차아지 전류제어회로 60의 전송게이트들과 인버터들에 공통접속되어 차아지 라인 62이 상기 기준전압의 레벨까지 차아지되는 시간을 계산한다. 출력 드라이버 회로 56은 익스포넨샬 크기의 오픈 드레인 엔형 모오스트랜지스터로 이루어지고 상기 카운터회로 14로 부터의 출력전압에 응답하여 소정 레벨로 프리차아지된 버스라인의 데이터를 출력한다.

상기한 구조에 따른 동작을 설명하자면, 상기 전류 미러 회로 58의 전류미러를 이루는 피평 모오스 트랜지스토 2, 4의 크기의 비가 M이므로 그 피형 모오스 트랜지스터 2에 흐르는 전류가 I일 경우 상기 피형 모오스 트랜지스터 4에는 i/M가 흐른다. 따라서, 시작 초기의 입력신호가 “하이” 레벨일 때 엔형 트랜지스터 6이 턴온 됨으로 인하여 상기 차아지 라인 62는 “로우”레벨로 방전하고, 상기 비교회로 8의 제 1출력라인 66은 초기에 “로우” 레벨, 제 2출력라인 64은 초기 “하이” 레벨로 된다. 이에 따라, 소오스는 전원전압과 접속된 피평 모오스 트랜지스터 52는 턴 오프되어 상기 차아지 라인을 “로우”상태로 방전한다. 그러므로, 상기 입력신호가 초기에 “하이”레벨의 상태일때에는 카운터는 동작을 정지하고 있는 대기상태의 모드이다. 상기의 입력신호가 이제 “하이” 레벨에서 “로우” 레벨로 변환하면 엔형 모오스 트랜지스터 6은 턴오프되어 차아지 라인 62에 전류미러 회로 58를 통한 전류 i/M가 차아징되기 시작하고 그 전류가 기준전압의 레벨이 될 때 까지 6진 카운터 회로 14에 의해 카운팅된다.

따라서, 상기 입력신호가 “하이” 레벨에서 “로우” 레벨로 변환하여 차아지 라인 62에 전류가 차아징 시작한 순간부터 그 차아지 라인 62의 전류가 기준전압의 레벨이 될 때까지 차아징되는데 걸린시간에 대한 사이클 카운터 회로 14의 6진 카운터의 계산값이 병렬로 차아지 전류회로 60의 케퍼시터 28∼38에 인가되어 상기 차아지 라인 62의 총 차아지 전류값을 결정한다. 하지만, 소자의 온도와 인가전압의 변화에 따라 전류 미러회로 58에 흐르는 전류 I가 변하여, 만일 그 전류 I가 증가하면 상기 차아지 라인 62을 차아징시키는 차아징 시간 T와 상기 6진카운터회로 14의 계산값은 역으로 감소하고, 카운터 14의 출력인 6비트의 계산값에 보수형태를 취한 노드 70의 6비트 데이타가 증가함으로서 차아지라인 62에 연결된 커패시터의 값이 증가되어 차아징시간이 증가된다. 이에 따라, 카운터회로 14의 출력 전류값은 다시 증가한다. 이러한 네가티브 피이드 백 방식으로 인한 출력 드라이버의 전류제어회로는 출력 드라이버 회로 56에 흐르는 총 전류를 온도와 인가전압등의 변화에 상관없이 일정한 전류를 제공할 수 있으며 언제나 일정한 전압 스윙 폭을 갖는 신호를 전송할 수 있다.

차아지 라인 62에 차아징되는 전하량 Q=(i/M)×T =Ctotal × Vref………식 3 이고, 그 차아지 라인 62를 Vref레벨 까지 차아징 시키는 데 걸리는 시간은 T=(Ctotal× Vref)/(i/M)=n〈0:5〉×Tcycle………식 4가 된다. 이때, i/M은 피형트랜지스터 4의 드레인에 흐르는 전류이고, Ctotal은 차아지 라인 62의 유효 커패시턴스의 합이고, Vref은 비교회로 8에 인가되는 기준전압이고, n〈0:5〉은 상기 카운터회로 14의 출력 6비트 데이타 값이다. nB〈0:5〉는 인버터 54에 의해 반전된 카운터회로 14의 보수평태를 갖는 6비트 데이타이다.

출력 드라이버 회로 56가 사이클 타임 Tcycle동안에 이용하는 총 전류는 I=n〈5:5〉×i=M×Ctotal×Vref/Tcycle=M×nb〈0:5〉×Cleg×Vref/Tcycle………식 5가 된다. 여기서, Ctotal=nB〈0:5〉×Cleg………식 6으로 표시되는데 Cleg는 크기가 2배씩 증가하는 케퍼시터 28∼38중에서 가장 작은 크기의 케퍼시터 38의 크기이다. 이와 같이, 크기가 2배씩 증가하는 케퍼시터 28∼38를 이용한 차아지 전류 제어 회로 60의 전류 제어 구조는 상기 차아지 라인 62를 차아징하는데 걸리는 시간 T=n〈0:5〉×Tcycle………식 7에서 n〈0:5〉값이 64개의 레벨을 가질 수 있다. 따라서, 출력 드라이버 회로 56이 구동할 수 있는 전류의 양을 상술한 구조의 출력드라이버의 전류제어 회로를 통하여 조졸할 수 있다. 이를 구현하기위해 종래의 기술에서는 차아지 라인 62의 총 커패치턴스 Ctotal의 경우의 수가 64가지가 될 수 있도록 크기가 2배씩 증가하는 케퍼시터 28∼38를 사용하고 있다.

하지만, 케퍼시터 28∼38의 크기를 공정변화에 상관없이 정확히 2배씩 증가하도록 만들어야 하는데 이의 구현이 어렵다는 문제점이 있다.

즉, 설계시 레이아웃 상으로는 케퍼시터 28의 크기를 32배의 케퍼시터 38을 쓰거나, 아니면 케퍼시터 38을 32개의 어레이로 설계함으로 구현할 수 있지만, 포토 마스크의 언더컷트와 같이 예측하기 힘든 실제 공정상의 변화 요소들 때문에 크기가 정확히 2배씩 증가하는 케퍼시터 어레이의 구현이 쉽지않고 이에 따른 회로동작의 정확성을 감소시키는 문제점이 있다.

상기한 문제점을 위한 본 발명의 목적은 저 전압 스윙에 구동하는 출력 드라이버 회로의 구동 전류를 제공하기 위한 전류 제어 회로를 제공함에있다.

본 발명의 다른 목적은 주변 온도와 전압의 변화에도 안정된 구동 전류를 출력 드라이버 회로에 제공하기 위한 전류제어회로를 제공함에 있다.

본 발명의 또 다른 목정은 미리 설정된 전류레벨을 안정하게 출력 드라이버에 제공하기 위한 전류지어회로 및 그 구동방법을 제공함에 있다.

본 발명의 또 다른 목적은 일정한 전압 스윙폭을 가지는 신호를 출력 드라이버회로에 제공하기 위한 전류제어회로 및 그 구동방법을 제공함에 있다.

본 발명의 또 다른 목적은 간단한 회로 구조를 가지는 전류제어회로 및 그 구동방법을 제공함에 있다.

상기한 바와 같은 목족을 달성하기 위한 본 발명의 기술적 사상에 따르면, 출력 드라이버의 공급전류를 조정하기 위한 반도체 메모리 장치의 전류제어회로에 있어서, 일단은 기준전압이 인가되고 타단은 차아지 라인과 접속되어 그 차아지 라인의 전압과 상기 기준압과의 전압을 비교 및 출력하기 위한 비교회로 부와, 각기의 게이트로는 서로 커플링되고, 각기의 소오스로는 전원전압이 인가되고, 각기의 드레인으로는 서로 다른 미리 설정된 전류를 제공하기 위한 전류미러 회로부와, 상기 각기의 드레인과 상기 차아지 라인 사이에 접속되고, 카운팅신호와 카운팅보상신호에 웅답하여, 상기 서로 다른 미리 설정된 전류를 상기 차아지라인으로 전송하는 전송게이트들을 포함하여 최종 차아지 전류 값을 결정하기 위한 차아지 전류제어회로부와, 상기 차아지 전류제어회로의 전송게이트들과 인버터들에 공통접속되고, 상기 출력드라이버의 입력단과 접속되어, 상기 차아지 라인이 상기 기중전압의 레벨까지 차아지되는 시간을 계산하여 상기 카운팅 신호를 출력하기 위한 카운터회로부로 이루어지는 것을 특징으로 한다.

또한, 입력신호에 응답하여 전류미러회로의 제공전류와 단일 케퍼시터의 저장전류 를 차아지 라인에 차아지하기 위한 과정과, 상기 차아지 라인의 전압과 기준전압과의 전압을 비교 및 출력하기 위한 과정과, 상기 차아지 라인의 전압이 상기 기준전압의 레벨까지 차아지되는 시간이 계산된 신호인 카운팅신호에 응답하여 다시 피이드 백되는 과정과, 상기 피이드 백되는 과정을 통하여 상기 차아지 라인의 차아지 전압과 상기 기준전압이 일치할때의 전류를 출력하기 위한 과정으로 이루어지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제 2도는 본 발명의 일실시예에 따른 출력 드라이버의 전류제어회로를 보인도면이다. 제2도를 참조하면, 비교회로 112의 일단은 기준전압이 인가되고 타단은 차아지 라인 124과 접속되어 그 차아지 라인 124의 전압과 상기 기준전압과의 전압을 비교 및 출력한다.

전류 미러 회로 134는 다수의 피형 모오스 트랜지스터 72, 76, 78, 80, 82, 84, 86으로 이루어진다. 이때, 상기 피형 모오스 트랜지스터 72의 소오스로는 전원전압이 인간되고 게이트와 드레인은 공통접속된다. 또한, 피형 모오스 트랜지스터 76, 78, 80, 82, 84, 86의 게이트는 상기 피형 모오스 트랜지스터 72의게이트와 서로 커플링되고, 각기의 소오스는 전원전압이 인가되고, 각기의 드레인으로는 서로 다른 미리 설정된 전류를 하기에 설명할 차아지 전류제어회로 136의 전송게이트들 88∼98에 제공된다. 그리고, 상기 다수의 피형 모오스 트랜지스터 72∼86의 크기(m)의 비 (ratio)는 각기 다르다. 즉 만일 피형 모오스 트랜지스터 72의 드레인에 흐르는 전류의 크기가 I일 경우에 그 피형 모오스 트랜지스터 72의 나머지 트랜지스터 76∼86의 각기의 드레인에 흐르는 전류의 크기는 각각 i/m, i/2m, i/4m, i/8m, i/16m, i/32m이 되도록 그 크기를 2배씩 변화한다. 그러면, 이의 전류를 조합할 경우에는 64개의 전류레벨을 상기 차아지 라인에 차아지 할 수 있다. 전류제어회로 136은 전송 게이트 88, 90, 92, 94, 96, 98와 인버터 100, 102, 104, 106,108, 110로 구성된다. 상기 전송게이트 88∼98은 상기 전류미러회로의 드레인과 상기 차아지 라인 사이에 접속되고, 카운터 회로 118의 출력신호인 카운팅신호와 이의 신호를 상기 인버터 100∼110에 의해 인버팅한 카운팅보상신호에 응답하여, 상기 서로 다른 미리 설정된 전류 (i/m∼i/32m)를 상기 차아지라인 124로 전송한다. 상기 차아지 라인 124는 단일 케퍼시터 122와 접속되고, 게이트로 입력신호가 인가되는 엔형 머어스 트랜지스터 74의 드레인과 공통접속되고, 상기 단일 케퍼시터 122는 상기 비교회로 112의 출력라인의 레벨에 응답하여 드레인의 전원전압을 정송시키기 위한 스위칭 트랜지스터 130의 드레인과 접속된다. 따라서, 상기 차아지 라인 124은 상기 입력신호가 “하이” 레벨에서 “로우” 레벨로 변환할 때 전류를 차아지하기 시작하여 최종 다아지 전류 레벨까지 차아지 한다. 카운터회로 118의 출력라인 132은 상기 차아지 전류제어회로 136의 전송게이트들 88∼98과 인버터들 100∼110에 공통접속되고, 출력드라이버회로 120의 입력단과 접속된다. 따라서, 상기 차아지 라인 124가 상기 기중전압의 레벨까지 차아지되는 시간을 계산하여 카운팅 신호를 상기 출력라인 132으로 출력한다.

이의 구성에 따른 동작을 간단히 설명하자면, 입력신호가 초기 “하이”일 때 차아지라인 124는 “로우” 레벨로 방전하고 비교회로 112의 제 1출력라인 128의 레벨은 “로우”레벨이 되고 제 2출력라인 126의 레벨은 “하이”레벨이 된다. 따라서, 피형 모오스 트랜스터 130은 오프되어 상기 차아지 라인 7을 “로우”레벨의 상태로 방전시킨다. 상기 입력신호가 초기 “하이” 상태일때는 카운터회로 118은 동작을 정지하는 대기모드에 있다. 이때, 상기의 입력신호가 “하이” 레벨에서 “로우” 레벨로 변환하면 앤형 모오스 트랜지스터 74가 오프되어 초기 셋업 된 카운터 회로 118의 카운터 사이클n〈0:5〉값에 따라 전송 게이트 88∼98가 온 또는 오프되어 전류미러 회로 134의 피형 모오스 트랜지스터 72∼86중에서 일부 혹은 전체를 통해 차아지 라인 124를 차아징하기 시작하고 카운터회로 118은 마운팅을 시작한다. 상기 차아지 라인 124가 차아징한 순간부터 그 차아지 라인 124가 기준레벨의 전압까지 도달되기까지의 시간동안 상기 카운터회로 118은 계속 동작을 하다가 상기 기준레벨 전압까지 도달하면 비교회로 112의 제 1출력라인 128의 레벨이 “하이”가 되고, 제 2출력라인 126의 레벨은 “로우” 가 되어 카운터회로 118은 동작을 정지한다. 상기 피형 모오스 트랜지스터 72∼86의 크기는 2배씩 감소하고, 카운터 회로 118의 출력인 6비트의 사이클 카운터 n〈0:5〉값이 포지티브 피이드 백되어 64개의 전류 레벨을 상기 차아지라인 124에 공급할 수 있다. 만일, 소자의 온도와 인가전압의 변화에 따라 전류 미러회로 134의 전류 I가 증가할 경우 차아지라인 124를 차아징시키는 차아징 시간 T와 사이클 카운터 n〈0:5〉는 역으로 감소하고, n〈0:5〉의 감소는 124를 차아징시키는 전류경로를 줄임으로서 차아지라인 124를 차아징시키는 차아징시간 T와 사이클카안터 n〈0:5〉를 다시 중가시켜준다.

이러한 포지터브 피이드 백 방식으로 전류제어회로 136에 흐르는 총전류는 I = n〈0:5〉 ×I ………식 8와 같이 일정하게 유지시킬수 있다.

따라서, 온도와 인가되는 전압등의 변화에 상관없이 일정한 값을 유지시킬 수 있으며 언제나 일정한 전압 스윙폭을 갖는 신호를 제공한다.

상기 차아지 라인 124에 차아징되는 전하량 Q=Itotal×T=C×Vref………식 9로 표현된다. 여기서, C는 단일 케퍼시터 122의 케퍼시턴스 값이고, Itotal은 피형 모오스 트랜지스터 76∼86 통해 흐를 수 있는 전류량의 합으로Itotal=n〈0:5〉×leg………식 10으로 표시되고, Ileg는 모오스 트랜지스터 86을 통해 흐르는 전류의 양으로 i/32m에 해당한다. 따라서, Itotal은 64개의 전류 레벨을 가질 수 있다.

또한, 차아지 라인 124을 기중전압 레벨까지 차아징하는데 소요되는 시간 T=C×Vref/Itotal=n〈0:5〉×Tcycle………식 11로 표현된다.

출력 드라이버회로 120이 사이클시간 Tcycle동안에 흐르는 총전류

total current I= n〈0:5〉× I

C×Vref/Tcycle×(i/Itotal)

=C×Vref/Tcycle×｛i/(n0:5×Ileg)｝

=C×Vref×32m/｛n0:5×Tcycle｝………식 12

가 되며 그 식에서 알 수 있듯이 출력 드라이버회로 120의 전류량은 사이클카운터 n〈0:5〉이 결정되면 “전류 미러 비m”과 “차아지라인 124의 단일 케퍼시턴스 C”그리고, “기준전압 Vref”의 함수로 조정할 수 있다.

따라서, 상기한 바와 같은 본 발명에 따르면, 종래 기술의 경우 케퍼시터어레이 공정상 케퍼시터 비의 불균일에 의해 동작상의 정확성이 감소하고 레이아웃에 있어서도 복잡한 구성을 요구하고 면적도 많이 차지하고 되는데 본 발명의 전류제어회로에서는 단일 케퍼시턴스 122를 사용함으로서 케퍼시터 비의 불균일 문제를 근원적으로 제거하여 동작의 정확성을 높이고, 레이아웃 면적 감소를 이룰 수 있는 효과가 있다.

또한, 로직 상에서도 종래회로의 경우 네가티브 피이드백을 구현하기 위해 보상 값을 발생시키는 회로가 추가되지만 본발명의 회로에 있어서는 포지티브피이드백을 이용하므로서 보상 값을 발생하는 회로가 필요치가 않아 더 단순한 구조를 이룰수가 있는 효과가 있다.

Claims (8)

1. 출력 드라이버의 공급전류를 조정하기 위한 반도체 메모리 장치의 전류제어회로에 있어서; 일단은 기준전압이 인가되고 타단은 차아지 라인과 접속되어 그 차아지 라인의 전압과 상기 기준전압과의 전압을 비교 및 출력하기 위한 비교회로부와; 각기의 게이트로는 서로 커플링되고, 각기의 소오스로는 전원전압이 인가되고, 각기의 드레인으로는 서로 다른 미리 설정된 전류를 제공하기 위한전류 미러 회로부와; 상기 각기의 드레인과 상기 차아지 라인 사이에 접속되고, 카운팅신호와 카운팅보상신호에 응답하여, 상기 서로 다른 미리 설정된 전류를 상기 차아지라인으로 전송하는 전송하는 전송게이트들을 포함하여 최종 차아지 전류 값을 결정하기 위한 차아지 전류제어회로부와; 상기 차아지 전퓨제어회로의 전송게이트들과 인버터들에 공통접속되고,상기 출력드라이버의 입력단과 접속되어, 상기 차아지 라인이 상기 기준전압의 레벨까지 차아지되는 시간을 계산하여 상기 카운팅 신호를 출력하기 위한 카운터회로부로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 전류제어회로.
2. 제1항에 있어서; 상기 전류미러회로부는 소오스로는 전원전압이 인가되고 게이트와 드레인은 공통접속되는 제 1도전형 메인 모오스 트랜지스터와, 게이트로는 상기 제 1도전형 메인 모오스 트랜지스터의 게이트와 서로 커플링되고, 각기의 소오스는 전원전압이 인가되고, 각기의 드레인으로는 서로 다른 미리 설정된 전류를 상기 전송 게이트들에 제공하기 위한 다수개의 제 1도전형 서브 모오스 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 전류제어회로.
3. 제2항에 있어서; 상기 제 1도전형의 메인 모오스 트랜지스터 및 서브 모오스 트랜지스터는 각기 다른 크기 비를 가지고 상기 각기 다른 미리 설정된 전류를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 전류제어회로.
4. 제2항 또는 제3항에 있어서; 상기 제 1도전형의 서브 모오스 트랜지스터는 각기 2배씩 증가하는 상기 크기 비를 가짐을 특징으로 하는 반도체 메모리 장치의 전류제어회로.
5. 제1항에 있어서; 상기 차아지라인은 상기 입력신호에 응답하여 인에이블되는 제 2도전형 모오스 트랜지스터, 상기 비교회로, 상기 전송게이트, 그리고 단일 케퍼시터에 공통 접속됨을 특징으로 하는 반도체 메모리 장치의 전류제어회로.
6. 제2항 또는 제5항에 있어서; 상기 제 1도전형 및 제 2도전형은 각기 피형 및 엔형임을 특징으로 하는 반도체 메모리 장치의 전류제어회로.
7. 반도체 메모리 장치의 전류제어 방법에 있어서; 입력신호에 응답하여 전류미러회로의 제공전류와 단일 케퍼시터의 저장전류를 차아지 라인에 차아지하기 위한 과정과; 상기 차아지 라인의 전압과 기준전압과의 전압을 비교 및 출력하기 위한 과정과: 상기 차이지 라인의 전압이 상기 기중전압의 레벨까지 차아지되는 시간이 계산된 신호인 카운팅신호에 응답하여 다시 피이드 백되는 과정과; 상기 피이드 백되는 과정을 통하여 상기 차아지 라인의 차아지 전압과 상기 기준전압이 일치할때의 전류를 출력하기 위한 과정으로 이루어지는 것을 특징으로 하는 전류제어회로.
8. 제7항에 있어서; 상기 전류미러회로의 제공전류는 다수의 전류미러형 트랜지스터의 드레인으로부터 제공되며 그 제공전류는 각기 2배 크기만큼 감소 된 전류임을 특징으로 하는 전류제어회로.