KR0183907B1 - 반도체 메모리장치의 통합된 입출력 테스트 회로 - Google Patents

Abstract

반도체 메모리장치의 통합된 입출력(Merged I/O) 테스트 회로, 특히 칼럼 방향의 메모리셀 내에 서로 다른 데이터를 라이트하고 리드할 수 있는 통합된 입출력 테스트 회로가 포함되어 있다. 본 발명은 데이터 입력단인 I/O드라이버단에 데이터패턴 코딩수단을 구비함으로써, 상기 데이터패턴 코딩수단의 모드 제어신호에 따라서, 칼럼 방향으로 인접한 메모리셀 내에 서로 다른 데이터를 라이트할 수도 있고 또는 동일한 데이터를 라이트할 수도 있다.

또한 데이터 출력단인 비교기에 데이터패턴 데코딩수단을 구비함으로써, 상기 라이트된 데이터를 다시 반전시켜 원래의 데이터로 리드할 수 있는 장점이 있다.

Description

반도체 메모리장치의 통합된 입출력 테스트 회로

본 발명은 반도체 메모리장치의 통합된 입출력(Merged I/O) 테스트 회로에 관한 것으로, 특히 칼럼(Column) 방향의 메모리셀 내에 서로 다른 데이터를 라이트(Write)하고, 또한 리드(Read)할 수 있는 통합된 입출력 테스트 회로에 관한 것이다.

근래 보다 많은 데이터를 단일 메모리장치에 저장할 수 있도록 메모리장치의 집적도는 빠른 속도로 증가하고 있으며, 또한 보다 많은 데이터를 동시에 처리하기 위한 방안, 즉 대역폭(Bandwidth)을 높이기 위한 방안이 다각도로 연구되고 있다.

상기 대역폭을 향상시키기 위한 방법중에서 가장 보편적이고 용이한 방법은 입출력핀(Input/Output Pin)을 증가시켜 동시에 여러 비트(Bit)의 데이터를 처리하는 방법이며, 이렇게 구성된 메모리장치를 바이트 와이드(Byte Wide) 메모리라 한다.

메모리장치가 바이트 와이드해감에 따라서 상기 대역폭이 증가하게 되는 장점을 얻을 수 있으나, 이에 반하여 핀수(Number)가 증가하게 된다.

또한 메모리장치를 테스트(Test)하는 데 있어서 중요한 것은, 한 번에 테스트할 수 있는 메모리장치의 수를 증가시켜 테스트 원가(Cost)를 최소화하는 것이며, 상기와 같은 테스트 방법을 병렬 테스트(Parallel Test)라 한다.

이때 상기 병렬 테스트가 가능한 메모리장치의 수는 테스트장비가 제공하는 입출력(Input/Output,이하 I/O라 칭함) 채널(Channel) 수에 제한 받게 되고, 따라서 테스트될 메모리장치의 I/O 핀수가 증가하게 되면 병렬 테스트가 가능한 메모리장치의 수가 감소하게 되며 이는 테스트 원가 상승을 유발하고 칩의 제조원가를 상승시키게 된다.

상기와 같은 문제점을 극복하기 위하여 여러개의 I/O를 한 개의 I/O로 통합(Merge)하여 테스트함으로써, 병렬 테스트가 가능한 메모리장치의 수를 증가시키는 방법이 고안되었다.

이하 첨부도면 도 1 내지 도 5를 참조하여 종래기술에 따른 통합된 I/O 테스트 회로에 대하여 상세히 설명한다.

도 1은 종래기술에 따른 통합된 I/O 테스트 회로의 블락도(Block Diagram)를 나타내는 도면이다.

도 1를 참조하면, 상기 I/O테스트 회로의 블락도는, 외부에서 대표 I/O패드(PAD)(도시되지 않았음)에 쓰여진 데이터(DATAI0)를 받아 대표되는 I/O(DIO0)에 출력하는 대표 I/O드라이버(Driver)(10)와, 상기 데이터(DATAI0)를 통합I/O테스트 제어신호(PIFTEB)가 인에이블될 때 통과시키는 제어회로(20)와, 상기 통합I/O테스트 제어신호(PIFTEB)가 인에이블될 때 해당 I/O패드(도시되지 않았음)를 통해 입력되는 데이터(DATAI1 내지 DATAI3)에는 무관하게 상기 제어회로(20)의 출력단에서 출력되는 데이터를 받아 각각의 출력단에 접속되어 있는 통합된 I/O(Merged I/O)(DIO1 내지 DIO3)에 출력하는 다수개의 통합 I/O드라이버(30,40,50)를 포함한다.

도 1에 보여진 블락도는, 32개의 I/O를 갖는 메모리장치에서 4개씩의 I/O를 대표되는 하나의 I/O로 통합함으로써, 즉 4개씩의 데이터 패쓰(Path)가 대표되는 하나의 데이터 패쓰를 공유하도록 구성함으로써, 상기 32개의 I/O를 8개의 I/O로 감소시키는 경우의 예를 나타낸다.

도 2는 도 1의 대표 I/O드라이버(10)의 구체 회로도를 나타내는 도면으로서, 이는 상기한 경우의 예에서 8개가 존재하게 된다.

ND1 및 ND2는 낸드게이트(NAND Gate), I1 내지 I4는 인버터이며, MP1은 피모스 풀엎 트랜지스터(PMOS Pull-up Transistor)이고 MN1은 엔모스 풀다운 트랜지스터(NMOS Pull-down Transistor)이다.

도 3은 도 1의 제어회로(20)의 구체 회로도를 나타내는 도면으로서, ND3는 낸드게이트이고 I5는 인버터이다.

도 4는 도 1의 통합 I/O드라이버(30,40,50)의 구체 회로도를 나타내는 도면으로서, 이는 상기한 경우의 예에서 24개가 존재하게 된다.

ND4 내지 ND7은 낸드게이트, I6 내지 I8은 인버터, MP2는 피모스 풀엎 트랜지스터이고 MN2는 엔모스 풀다운 트랜지스터이다.

도 1에 보여진 종래기술에 대한 블락도의 전체적인 동작을 도 2 내지 도 4를 참조하여 설명한다.

먼저 테스트될 메모리장치가 통합 I/O테스트 모드(Mode)로 들어가게 되면, 도 3의 통합I/O테스트 제어신호(PIFTEB)가 로우레벨로 인에이블(Enable)되어 인버터 I5의 출력이 하이레벨이 된다.

따라서 상기 대표 I/O드라이버(10)는, 외부에서 대표 I/O패드에 쓰여진 데이터(DATAI0)를 받아 대표되는 I/O(DIO0)에 전달하여 메모리셀 내부에 라이트하게 된다.

반면에 상기 통합 I/O드라이버(30,40,50)는, 해당 I/O패드를 통해 입력되는 데이터(DATAI1 내지 DATAI3)에 무관하게, 상기 대표 I/O패드를 통해 입력되는 데이터(DATAI1)를 상기 제어회로(20)를 통해 받아 통합된 I/O(DIO1 내지 DIO3)에 전달하여 메모리셀 내부에 라이트하게 된다.

도 5는 종래기술에 따른 통합된 I/O의 리드시 사용되는 비교기(Comparator)의 구체 회로도를 나타내는 도면으로서, 상기 I/O중 DIO0 및 DIO1을 통해 리드되는 데이터가 낸드게이트(ND8)의 입력단(DIO(even1),DIO(odd1))에 입력되고, DIO2 및 DIO3를 통해 리드되는 데이터가 낸드게이트(ND10)의 입력단(DIO(even2),DIO(odd2))에 입력된다.

상기 비교기는 상기 통합된 I/O를 통해 데이터를 리드할 때 리드 값을 서로 비교하여 패스(Pass)/페일(Fail) 여부를 결정하는 데, 여기에서 상기 비교기에 대한 상세한 설명은 생략한다.

상술한 종래기술에 따른 통합된 I/O테스트 회로는, 상기 대표되는 I/O와 통합된 I/O가 하나의 메모리 블락에 존재하고 칼럼(Column) 방향으로 연속적으로 위치하는 경우에, 상기 칼럼 방향의 메모리셀 내에 서로 다른 데이터 패턴을 라이트하는 것이 불가능하다.

이에 따라 상기 종래기술에 따른 통합된 I/O테스트 회로를 갖는 메모리장치를 테스트할 때는, 상기 칼럼 방향으로 서로 다른 데이터 패턴에 센시티브(Sensitive)한 불량을 스크린(Screen)하지 못하는 경우가 발생하게 된다.

따라서 본 발명의 목적은 상기 칼럼 방향의 메모리셀 내에 서로 다른 데이터를 라이트하고, 또한 리드할 수 있는 통합된 I/O테스트 회로를 제공하는 데 있다.

도 1은 종래기술에 따른 통합된 I/O 테스트 회로의 블락도

도 2

는 도 1의 대표 I/O드라이버의 구체 회로도

도 3은 도 1의 제어회로의 구체 회로도

도 4는 도 1의 통합 I/O드라이버의 구체 회로도

도 5는 종래기술에 따른 통합된 I/O의 리드시 사용되는 비교기의 구체 회로도

도 6은 본 발명에 따른 통합된 I/O테스트 회로의 블락도

도 7은 도 6의 데이터패턴 코딩수단의 구체 회로도

도 8은 데이터패턴 데코딩수단의 구체 회로도

상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 통합된 I/O테스트 회로는, 메모리셀에 데이터 라이트시 외부에서 대표 I/O패드에 쓰여진 데이터를 받아 대표되는 I/O에 출력하는 대표 I/O드라이버와, 상기 대표 I/O드라이버에 입력되는 데이터를 통합I/O테스트 제어신호가 인에이블될 때 통과시키는 제어회로와, 상기 통합I/O테스트 제어신호가 인에이블될 때 해당 I/O패드를 통해 입력되는 데이터에는 무관하게 상기 제어회로를 통해 입력되는 데이터를 받아 각각의 출력단에 접속되어 있는 통합된 I/O에 출력하는 다수개의 통합 I/O드라이버와, 상기 각 통합된 I/O를 통해 메모리셀 데이터의 리드시 상기 리드 값을 서로 비교하여 패스/페일 여부를 결정하는 비교기를 구비하는 반도체 메모리장치의 통합 I/O테스트 회로에 있어서, 상기 제어회로를 통해 입력되는 라이트 데이터를 받아, 모드 제어신호의 상태에 따라서, 상기 데이터와 동일한 데이터 또는 인버팅하여 반대위상의 데이터를 제1출력단에 출력하고, 상기 제어회로를 통해 입력되는 라이트 데이터와 항상 동일한 데이터를 제2출력단에 출력하는 데이터패턴 코딩수단; 상기 통합된 I/O를 통해 입력되는 리드 데이터를 받아, 모드 제어신호의 상태에 따라서, 상기 데이터와 동일한 데이터 또는 인버팅하여 반대위상의 데이터를 출력단에 출력하는 데이터패턴 데코딩수단을 구비하는 것을 특징으로 한다.

상기 데이터패턴 코딩수단의 제1출력단은, 상기 대표되는 I/O에 해당하는 셀과 칼럼방향으로 인접하는 셀에 대한 홀수번째의 통합된 I/O를 구동하는 통합 I/O드라이버에 접속되며, 상기 제2출력단은 상기 홀수번째 통합된 I/O에 해당하는 셀과 인접하는 또다른 셀에 대한 짝수번째의 통합된 I/O를 구동하는 통합 I/O드라이버에 접속된다.

또한 상기 데이터패턴 데코딩수단의 출력단은 상기 비교기의 입력단에 접속된다.

이하 첨부도면 도 6 내지 도 8를 참조하여 본 발명에 따른 통합된 I/O 테스트를 위한 회로에 대하여 상세히 설명한다.

도 6은 본 발명에 따른 통합된 I/O테스트 회로의 블락도(Block Diagram)를 나타내는 도면으로서, 제어회로(200)와 통합 I/O드라이버(300,400,500) 사이에 데이터패턴 코딩수단(250)이 접속되어 있는 것이 제1도 종래기술의 블락도와 다르다.

도 6를 참조하면, 본 발명에 따른 통합된 I/O테스트를 위한 I/O드라이버단의 블락도는, 외부에서 대표 I/O패드(도시되지 않았음)에 쓰여진 데이터(DATAI0)를 받아 대표되는 I/O(DIO0)에 출력하는 대표 I/O드라이버(100)와, 상기 데이터(DATAI0)를 통합I/O테스트 제어신호(PIFTEB)가 인에이블될 때 통과시키는 제어회로(200)와, 상기 제어회로(200)를 통해 입력되는 데이터를 받아 상기 데이터와 동일한 데이터 또는 인버팅된 반대위상의 데이터를 제1출력단에 출력하며 상기 제어회로(200)를 통해 입력되는 데이터와 항상 동일한 데이터를 제2출력단에 출력하는 데이터패턴 코딩수단(250)과, 상기 통합I/O테스트 제어신호(PIFTEB)가 인에이블될 때 해당 I/O패드(도시되지 않았음)를 통해 입력되는 데이터(DATAI1 내지 DATAI3)에는 무관하게 상기 데이터패턴 코딩수단(250)의 제1출력단에서 출력되는 데이터를 받아 홀수번째의 통합된 I/O(DIO1, DIO3)에 출력하는 홀수번째의 통합 I/O드라이버(300,500)와, 상기 데이터패턴 코딩수단(250)의 제2출력단에서 출력되는 데이터를 받아 짝수번째의 통합된 I/O(DIO2)에 출력하는 짝수번째의 통합 I/O드라이버(400)를 포함한다.

도 6에 보여진 블락도는 제1도에서와 마찬가지로 32개의 I/O를 갖는 메모리장치에서 4개씩의 I/O를 대표되는 하나의 I/O로 통합한 경우의 예를 나타내며, 대표 I/O드라이버(100), 제어회로(200), 및 통합 I/O드라이버(300,400,500)는 상술한 도 2, 도 3, 및 도 4의 종래기술에서의 구체 회로도와 동일한 회로를 갖는다.

도 7은 도 6의 데이터패턴 코딩수단(250)의 구체 회로도를 나타내는 도면으로서, 2개의 인버터(Ia,Ib)와 2개의 트랜스미션 게이트(TM1,TM2)로 구성된다.

도 6의 전체적인 동작을 도 7, 도 2 내지 도 4를 참조하여 설명한다.

종래기술 도 1에서 설명하였듯이 먼저 테스트될 메모리장치가 통합 I/O테스트 모드(Mode)로 들어가게 되면, 상기 통합 I/O테스트 제어신호(PIFTEB)가 로우레벨로 인에이블(Enable)된다.

이때 칼럼 방향으로 인접한 메모리셀 내에 서로 다른 데이터를 라이트하고자 할 때에는, 데이터패턴 코딩수단(250)의 모드 제어신호, 즉 도 7에서의 모드 제어신호(MODE)를 로우레벨로 입력한다.

이에 따라 도 7의 제2트랜스미션 게이트(TM2)가 턴온(Turn-on)되어, 입력데이터(DATACOM)가 인버터(Ia)에서 인버팅되어 제1출력단(DATACOMJ)에 출력된다. 상기 입력데이터(DATACOM)는 상기 대표 I/O패드에서 입력된 데이터(DATAI0)가 상기 제어회로(200)를 거쳐서 출력되는 데이터이다.

따라서 상기 데이터 패턴 코딩수단(250)의 제1출력단(DATACOMJ)에서 출력되는 데이터, 즉 상기 대표 I/O의 데이터(DATAI0)와 반대위상의 데이터가, 상기 홀수번째의 통합 I/O드라이버(300,500)를 거친 다음 홀수번째의 통합된 I/O(DIO1,DIO3)에 전달되어 상기 대표되는 I/O(DIO0)에 해당하는 메모리셀의 인접 셀에 라이트된다.

또한 칼럼 방향으로 인접한 메모리셀 내에 동일한 데이터를 라이트하고자 할 때에는, 상기 모드 제어신호(MODE)를 하이레벨로 입력한다.

이에 따라 도 7의 제1트랜스미션 게이트(TM1)가 턴온(Turn-on)되어, 상기 입력데이터(DATACOM)가 그대로 변화없이 제1출력단(DATACOMJ)에 출력된다.

따라서 상기 제1출력단(DATACOMJ)에서 출력되는 데이터, 즉 상기 대표 I/O의 데이터(DATAI0)와 동일위상의 데이터가, 상기 홀수번째의 통합 I/O드라이버(300,500)를 거쳐 상기 홀수번째의 통합된 I/O(DIO1,DIO3)에 전달되어 상기 대표되는 I/O(DIO0)에 해당하는 메모리셀의 인접 셀에 라이트된다.

이때 상기 데이터(DATACOM)는, 변화없이 상기 데이터패턴 코딩수단(250)의 제2출력단(DATACOMI)을 통해 짝수번째의 통합 I/O드라이버(400)를 거친 다음, 짝수번째의 통합된 I/O(DIO2)에 전달되어 상기 홀수번째의 통합된 I/O(DIO1,DIO3)에 해당하는 메모리셀의 인접 셀에 라이트된다.

도 8은 반대위상 데이터의 리드시 사용되는 데이터패턴 데코딩수단의 구체회로도를 나타내는 도면으로서, 제7도와 동일한 구조를 가지며 동일한 동작을 하며, 2개의 인버터(Ic,Id)와 2개의 트랜스미션 게이트(TM3,TM4)로 구성된다.

도 8를 참조하면, 데이터 리드시, 상기 반대위상의 데이터가 라이트된 메모리셀에 해당하는 상기 홀수번째의 통합된 I/O(DIO1, DIO3)를 통한 리드 데이터를 받아, 인버터(Ic)에서 인버팅하여 다시 반전되어 원래의 데이터가 출력단(OUT)을 통해 제5도 비교기의 입력단(DIO(odd1),DIO(odd2))에 입력된다.

결론적으로 상술한 본 발명에 따른 반도체 메모리장치의 통합된 I/O테스트 회로는, 데이터 입력단인 I/O드라이버단에 데이터패턴 코딩수단을 구비함으로써, 상기 데이터패턴 코딩수단의 모드 제어신호에 따라서, 칼럼 방향으로 인접한 메모리셀 내에 서로 다른 데이터를 라이트할 수도 있고 또는 동일한 데이터를 라이트할 수도 있으며, 또한 데이터 출력단인 비교기에 데이터패턴 데코딩수단을 구비함으로써, 상기 라이트된 데이터를 다시 반전시켜 원래의 데이터로 리드할 수 있는 장점이 있다.

따라서 메모리장치의 테스트시 상기 칼럼 방향으로 서로 다른 데이터 패턴에 센시티브(Sensitive)한 불량도 스크린할 수 있게 된다.

더하여 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.

Claims (5)

1. 데이터 라이트시 외부에서 대표 I/O패드에 쓰여진 데이터를 받아 대표되는 I/O에 출력하는 대표 I/O드라이버와, 상기 대표 I/O드라이버에 입력되는 데이터를 통합I/O테스트 제어신호가 인에이블될 때 통과시키는 제어회로와, 상기 통합I/O테스트 제어신호가 인에이블될 때 해당 I/O패드를 통해 입력되는 데이터에는 무관하게 상기 제어회로를 통해 입력되는 데이터를 받아 각각의 출력단에 접속되어 있는 통합된 I/O에 출력하는 다수개의 통합 I/O드라이버와, 상기 각 통합된 I/O를 통해 데이터 리드시 상기 리드 값을 서로 비교하여 패스/페일 여부를 결정하는 비교기를 구비하는 반도체 메모리장치의 통합 I/O테스트 회로에 있어서, 기 제어회로를 통해 입력되는 라이트 데이터를 받아, 모드 제어신호의 상태에 따라서, 상기 데이터와 동일한 데이터 또는 인버팅하여 반대위상의 데이터를 제1출력단에 출력하고, 상기 제어회로를 통해 입력되는 라이트 데이터와 항상 동일한 데이터를 제2출력단에 출력하는 데이터패턴 코딩수단; 상기 통합된 I/O를 통해 입력되는 리드 데이터를 받아, 상기 모드 제어신호의 상태에 따라서, 상기 데이터와 동일한 데이터 또는 인버팅하여 반대위상의 데이터를 출력단에 출력하는 데이터패턴 데코딩수단을 구비하는 것을 특징으로 하는 반도체 메모리장치의 통합 I/O테스트 회로.
2. 제1항에 있어서, 상기 데이터패턴 코딩수단의 제1출력단은, 상기 대표되는 I/O에 해당하는 셀과 칼럼방향으로 인접하는 셀에 대한 홀수번째의 통합된 I/O를 구동하는 통합 I/O드라이버에 접속되며, 상기 제2출력단은 상기 홀수번째의 통합된 I/O에 해당하는 셀과 인접하는 또다른 셀에 대한 짝수번째 통합된 I/O를 구동하는 통합 I/O드라이버에 접속되는 것을 특징으로 하는 반도체 메모리장치의 통합 I/O테스트 회로.
3. 제1항에 있어서, 상기 데이터패턴 데코딩수단의 출력단이 상기 비교기의 입력단에 접속되는 것을 특징으로 하는 반도체 메모리장치의 통합 I/O테스트 회로.
4. 제1항에 있어서, 칼럼 방향으로 인접한 메모리셀 내에 서로 다른 데이터를 라이트하고 리드할 때는, 상기 데이터패턴 코딩수단 및 데코딩수단의 상기 모드 제어신호를 로우레벨로 입력하는 것을 특징으로 하는 반도체 메모리장치의 통합 I/O테스트 회로.
5. 제1항에 있어서, 칼럼 방향으로 인접한 메모리셀 내에 동일한 데이터를 라이트하고 리드할 때는, 상기 데이터패턴 코딩수단 및 데코딩수단의 상기 모드 제어신호를 하이레벨로 입력하는 것을 특징으로 하는 반도체 메모리장치의 통합 I/O테스트 회로.