KR0183756B1

KR0183756B1 - 디지탈 영상신호처리장치 및 그 방법

Info

Publication number: KR0183756B1
Application number: KR1019950042617A
Authority: KR
Inventors: 이철규
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-11-21
Filing date: 1995-11-21
Publication date: 1999-05-01
Also published as: KR970031845A

Abstract

본 발명은 디지털카메라에서의 영상신호처리방법 및 그 장치에 관한 것으로, 디지털 휘도신호와 디지털 동기신호를 합성하기 위한 동기신호처리수단; 상기 동기신호처리수단에서 출력된 디지털 합성신호를 아날로그신호로 변환하기 위한 제1변환수단; 동기신호처리수단에 의한 동기신호 처리시에 발생하는 휘도신호와 칼라신호간의 지연 시간차를 보상하기 위한 칼라신호지연수단; 칼라신호지연수단에서 출력된 디지털 칼라신호를 아날로그신호로 변환하기 위한 제2변환수단; 및 제1변환수단에서 출력된 아날로그신호와 제2변환수단에서 출력된 아날로그 신호를 합성하여 복합영상신호를 생성하기 위한 아날로그신호합성수단을 포함함을 특징으로 하며, 본 발명에 의하면, 동기신호와 영상휘도신호, 칼라신호의 합성타이밍이 어긋나는 것을 제거할 수 있을 뿐만 아니라 보다 간단한 구조의 시스템을 구현할 수 있다.

Description

디지털 영상신호처리장치 및 그 방법

제1도는 종래 기술에 의한 디지털 카메라시스템의 구성블럭도.

제2도는 본 발명에 의한 디지털 카메라시스템의 구성블럭도.

제3도는 제2도에 도시된 본 발명에 의한 디지털카메라프로세서의 상세한 구성블럭도.

제4도는 제3도에 도시된 본 발명에 의한 동기신호처리기의 상세한 구성블럭도.

제5a도 및 제5b도는 휘도신호의 데이터 비트수에 따른 다이내믹레벨 할당을 설명하기 위한 도면.

제6a도 및 제6b도는 제4도에 관련된 제어신호를 설명하기 위한 도면.

제7a도 및 제7b도는 NTSC 영상신호를 설명하기 위한 도면.

제8도는 본 발명에 의한 디지털 영상신호처리방법에 대한 흐름도를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

21 : 렌즈 22 : CCD

23 : CDSAGC 26 : TG+SG

24 : ADC 25 : DCP

27 : VD 28 : 마이크로프로세서

31 : 휘도신호처리기 32 : 칼라신호처리기

33 : 동기신호처리기 34 : 칼라신호 지연처리기

35 : 제1DAC 36 : 제2DAC

37 : 아날로그믹서

본 발명은 디지털카메라에서의 영상신호처리 방법 및 그 장치에 관한 것으로, 특히 디지털카메라에서 동기신호, 휘도신호, 및 칼라신호를 처리하여 복합영상신호를 발생시키기 위한 방법 및 그 장치에 관한 것이다.

카메라의 성능은 기본적으로 촬상디바이스에 의하여 결정된다. 종래에는 촬상관(비지콘관 등)을 사용하는 것이 주류였으나 최근에 와서는 고체촬상소자인 CCD(Charge Coupled Device)가 많이 사용된다. 고체촬상소자는 촬상관에 비하면 수명이 반영구적이라는 점이 큰 특징이다.

고체촬상소자는 이미지센서(image sensor)라는 이름으로 불리고 있으며, 그 용도 및 구조에 따라 1차원 이미지센서, 2차원 이미지센서등으로 분류된다.

1차원 이미지센서는 피사체가 일정속도로 이동하는 경우에 유효한 카메라로서, 스캐너, 팩시밀리, 카피머신 등에 사용되고 있으며, 일명 라인센서카메라(line sensor camera)라고도 한다. 2차원 이미지센서는 피사체가 정지하고 있어서도 이미지를 포착할수 있는 카메라로서, 이른바 일반적인 비디오카메라를 말하며 에어리어센서(area sensor)를 사용한 2차원 카메라이다.고체촬상소자인 CCD 에어리어이미지센서(Charge Coupled Device Area Image Sensor)는 광원에 의해 발생하는 영상을 전기적인 신호로 광전변환하고, 광전 변환된 전기적 영상신호를 모니터에 나타내도록 하기 위하여 특정한 신호처리를 수행함으로써 국제적으로 공인된 비디오신호규격에 부합하는 표준화된 복합영상신호(Composite Video Signal)를 제공한다.

이러한 CCD 에어리어이미지센서를 이용한 카메라에서의 신호처리 방식은 크게 2가지로 나누어진다. 하나는 기본회로의 구성과 동작을 아날로그 방식으로 처리하는 아날로그카메라이고, 다른 하나는 디지털 신호처리방식을 채택하는 디지털카메라이다.

아날로그방식을 채택한 CCD카메라는 아날로그신호 특성에 따른 다이나믹 영역 조절 및 신호합성 방법에 의하여 복합영상신호를 만들기 때문에 다양한 신호처리효과를 기대할수 없다는 단점을 내포하고 있어, 최근에는 다양한 신호처리의 효과를 살리기 위하여 디지털신호 처리방식을 널리 사용하고 있는 추세이다.

제1도는 종래의 기술에 의한 디지털방식의 카메라의 구성블럭도를 도시한 도면이다.

디지털카메라는 광원을 집속하는 렌즈(11), 렌즈(11)로부터 접속된 광원을 광전 변환하는 CCD 에어리어이미지센서(12), CCD 에어리어이미지센서(12)의 출력을 받아서 CCD 소자의 고유한 잡음을 제거하고 신호를 원하는 이득(Gain) 민큼 증폭하는 CDSAGC회로(Correlated Doubled Sampling and Automatic Gain Control Circuit)(13), CDSAGC회로(13)의 출력신호 디지털신호로 변환하는 아날로그디지털변환기(ADC : Analog To Digital Converter)(14), 아날로그디지털변환기(14)에 의하여 디지털화된 영상신호로부터 휘도신호(Luminance) 및 칼라신호(Chrominance)를 생성하는 디지털카메라프로세서(DCP : Digital Camera Processor)(15), 디지털카메라프로세서(15)에서 생성된 디지털 휘도신호 및 칼라신호를 아날로그 휘도신호 및 칼라신호로 변환하는 8비트 디지털아날로그변환기(DAC : Digital To Analog Convertor)(16), 카메라시스템에서 필요한 동기신호 및 타이밍신호 등을 공급하는 TG+SG(Timing Generator and Sync Signal Generator)(17), CCD(12)의 수직 쉬프트레지스터(shift register)를 구동하기 위하여 TG+SG(17)에서 생성된 5볼트(Volt)레벨의 신호를 -10볼트에서 +20볼트레벨로 변환하여 그 전압신호를 CCD(12)로 인가하는 드라이버(VD : Vertical Driver)(18), 카메라시스템 전체를 제어하는 마이크로프로세서(Micro-Processor)(19), 그리고 디지털아날로그변환기(16)에서 출력되는 아날로그 휘도신호 및 칼라신호와 TG+SG(17)에서 출력되는 동기신호(SYNC신호)를 합성하여 최종적으로 복합영상신호를 생성하는 믹서(MIXER)(20)등을 포함하여 구성된다.

제1도에 도시된 종래의 디지털카메라시스템에서 복합영상신호를 생성시키기 위한 과정은 디지털카메라프로세서(15)에서 출력된 디지털 휘도신호 및 디지털 칼라신호를 2개의 디지털아날로그변환기(16)에 의하여 아날로그변환을 수행한 후, 아날로그변환된 이들 신호들과 동기신호를 아날로그합성기(20)에 의해 합성한다.

이러한 복잡한 과정을 거쳐야 하기 때문에 종래의 카메라시스템은 복잡한 시스템 구성에 따른 PCB(Printed Circuit Board) 사이즈 증가등의 문제점이 있었다.

종래의 디지털카메라시스템에서 디지털 휘도신호 및 칼라신호가 모두 디지털카메라프로세서(15)에서 디지털아날로그변환기(16)로 출력되므로 그들간의 입출력을 위한 디바이스의 핀수가 많이 소요되며, 또한 TG+SG(17)는 디지털카메라프로세서(15)의 입출력간 신호처리상 발생하는 딜레이시간이 보상되도록 동기신호를 공급하여야 하나, 정확한 딜레이보상소자가 없어 근사적인 딜레이보상만이 가능하여 딜레이보상의 정확성이 떨어진다는 문제점이 있었다.

최근에는 디지털아나로그변환기(16)를 디지털카메라프로세서(15)에 내장하는 경우도 있으나 전술한 바와 같은 동기신호의 딜레이 보상에 관한 문제점은 여전히 해결되지 못하였다. 딜레이소자를 사용하여 동기신호의 딜레이를 보상한다 하더라도 별도의 소자를 사용함에 의해 발생하는 오차 및 디지털아날로그변환기에 의한 딜레이 현상은 여전히 해결되지 않았다.

또한, 디지털아날로그변환기의 비트당 다이나믹영역(dynamic range)이 제한되어 있으므로, 동기신호를 포함한 8비트 다이나믹영역에서는 휘도신호를 소정의 이득값에 의해 일정한 율로 축소하여야 한다. 그에 따라 디지털아날로그변환기의 해상도에 따른 평균화 현상에 의해 섬세한 신호의 재생이 불가능하게 되거나 적절치 못하게 되는 문제점도 있었다.

따라서 본 발명의 목적은 디지털카메라에서 동기신호, 휘도신호 및 칼라신호들간의 시간지연이 발생됨이 없이 이들 신호들을 합성하여 복합영상신호를 발생하기 위한 디지털 영상신호처리장치를 제공하는데 있다.

본 발명의 다른 목적은 디지털카메라에서 동기신호 및 휘도신호를 디지털방식으로 합성하기 위한 디지털 동기휘도발생장치를 제공하는데 있다.

본 발명의 또 다른 목적은 디지털카메라에서 동기신호, 휘도신호 및 칼라신호들간의 시간지연이 발생됨이 없이 이들 신호들을 합성하여 복합영상신호를 발생하기 위한 디지털 영상신호처리방법을 제공하는데 있다.

상기의 목적을 달성하기 위한 본 발명에 의한 디지털 영상신호처리장치는, 광원에 의하여 발생된 영상신호로부터 변환된 디지털신호인 휘도신호, 칼라신호 및 동기신호를 합성하여 아날로그신호인 복합영상신호를 생성하기 위한 디지털 영상신호처리장치에 있어서, 디지털 동기신호를 디지털 휘도신호의 다이내믹영역에 따라 규정된 레벨값에 의하여 설정하여, 디지털 휘도신호와 디지털 동기신호를 합성하기 위한 동기신호처리수단; 상기 동기신호처리수단에서 출력된 디지털 합성신호를 아날로그신호로 변환하기 위한 제1변환수단; 동기신호처리수단에 의한 동기신호 처리시에 발생하는 휘도신호와 칼라신호간의 지연 시간차를 보상하기 위한 칼라신호지연수단; 상기 칼라신호지연수단에서 출력된 디지털 칼라신호를 아날로그신호로 변환하기 위한 제2변환수단; 및 상기 제1변환수단에서 출력된 아날로그신호와 상기 제2변환수단에서 출력된 아날로그신호를 합성하여 복합영상신호를 생성하기 위한 아날로그신호합성수단을 포함함을 특징으로 한다.

상기의 다른 목적을 달성하기 위한 본 발명에 의한 디지털 동기휘도신호발생장치는, 디지털 영상신호처리에서 디지털 휘도신호와 동기신호를 합성하여 디지털 동기휘도신호를 발생하기 위한 디지털 동기휘도신호합성장치에 있어서, 상기 입력휘도신호의 데이터 비트수를 확장하기 위한 비트확장수단; 확장된 비트수에 따라 상기 입력휘도신호의 이득을 조정하기 위한 이득조정수단; 및 영상신호의 동기신호 및 블랭크신호의 논리상태에 따라, 상기 이득조정된 휘도신호 및 동기신호를 합성하기 위한 신호합성수단을 포함함을 특징으로 한다.

상기의 또 다른 목적을 달성하기 위한 본 발명에 의한 디지털 영상신호처리방법은, 광원에 의하여 발생된 영상신호로부터 변환된 디지털신호인 휘도신호, 칼라신호 및 동기신호를 합성하여 아날로그신호인 복합영상신호를 생성하기 위한 디지털 영상신호처리장치에 있어서, 동기신호와 블랭크신호의 논리상태에 따라 디지털 휘도신호와 동기신호를 합성하는 제1과정; 상기 합성신호를 아날로그신호로 변환하는 제2과정; 디지털 칼라신호를 아날로그신호로 변환하는 제3과정; 및 상기 아날로그 칼라신호와 상기 아날로그 합성신호를 합성하여 복합영상신호를 발생하는 제4과정을 포함함을 특징으로 한다.

이하에서 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.

제2도는 본 발명에 의한 카메라시스템의 전체적인 구성블럭도를 도시한 것이다.

디지털카메라는 광원을 접속하는 렌즈(21), 렌즈(21)로부터 접속된 광원을 광전 변환하는 CCD 에어리어이미지센서(22), CCD 에어리어이미지센서(22)의 출력을 받아서 CCD소자의 고유한 잡음을 제거하고 신호를 원하는 이득만큼 증폭하는 CDSAGC회로(23), CDSAGC회로(23)의 출력신호를 디지털신호로 변환하는 아날로그디지털변환기(24), 아날로그디지털변환기(24)에 의하여 디지털화된 영상신호를 입력받아 아날로그 복합영상신호를 생성하는 디지털카메라프로세스(DCP)(25), 카메라시스템에서 필요한 동기신호, 블랭크신호 및 타이밍신호 등을 공급하는 TG+SG(26), CCD(22)의 수직 쉬프트레지스터를 구동하기 위하여 TG+SG(26)에서 생성된 5볼트레벨의 신호를 -10볼트에서 +20볼트레벨로 변환하여 그 전압신호를 CCD(22)로 인가하는 드라이버(VD)(27), 그리고 카메라시스템 전체를 제어하는 마이크로프로세서(28)등을 포함하여 구성된다.

본 발명에 의한 디지털 카메라시스템과 종래의 시스템과의 다른점은 디지털카메라프로세서(25)에서 수행되는 신호합성방법이다. 즉 디지털카메라프로세서(25)는 디지털방식으로 신호들을 합성한 다음 아날로그 복합영상신호를 생성하며 다음과 같은 기능을 수행한다. 이러한 과정을 본 발명에 의한 디지털 영상신호처리방법에 대한 흐름도를 도시한 제8도를 참조하여 설명한다.

먼저, 8비트의 휘도신호가 입력되면(81) 그 비트수를 10비트로 확장하고(82), 비트확장에 따른 적절한 이득값에 의하여 10비트의 다이나믹영역으로 휘도신호 데이터를 변경/조절한다(83). 이러한 10비트 휘도신호와 10비트의 다이나믹레인지에 따라 적절한 값으로 설정된 동기신호를 디지털방식으로 합성한다(84). 이렇게 합성된 디지털 합성신호는 디지털아날로그변환기에 의하여 휘도신호와 동기신호가 합성된 아날로그신호로 변환된다(85).

한편 휘도신호와 함께 입력된 칼라신호(86)는 상기와 같은 휘도신호의 처리에 걸리는 시간동안 지연시킨 다음(87) 디지털아날로그변환기에 의하여 아날로그 칼라신호로 변환한다(88).

그리고 휘도신호와 동기신호가 합성된 아날로그신호와 아날로그 칼라신호를 아날로그합성기에 의하여 합성하여 (89) 복합영상신호를 생성한다(90).

제7도를 참조하여 NTSC 영상신호에 대하여 설명한다. 제7a도는 휘도신호와 동기신호가 합성된 흑백영상신호를 도시한 것이며, 제7b도는 흑백영상신호에 칼라신호가 합성된 NTSC 복합영상신호를 도시한 것이다.

제7a도에서 71은 동기신호, 72는 영상신호의 흑레벨을 정하는 페데스탈레벨, 73은 휘도신호, 그리고 74는 화이트레벨을 표시한다. 제7b도에서 75는 복합영상신호, 76은 휘도신호, 77은 칼라신호, 그리고 78은 동기신호를 표시한다.

NTSC 복합영상신호(75)는 명암을 표현하는 휘도신호(76), 색을 표현하는 칼라신호(77), 그리고 화면의 위치 및 타이밍을 전달하는 동기신호(78)로 나누어진다. 이 3종류는 신호는 서로 영향을 주지 않도록 합성된다.

제3도는 제2도에 도시된 본 발명에 의한 디지털카메라프로세서의 구성블럭도를 도시한 도면이다.

아날로그디지털변환기(24)를 통하여 디지털화된 영상신호는 영상의 기준레벨을 잡아주는 클램핑회로, 수직보간처리 및 수직엣지보정에 필요한 지연시간을 얻기 위한 1라인지연기(NTSC=63.5μS, PAL=64μS), 휘도신호의 엣지보정을 위한 디테일회로, 및 모니터의 특성을 보정하기 위한 γ처리회로(비선형보정회로) 등에 의하여 처리되어, 휘도신호처리기(31)로 입력되는 휘도신호 Y가 발생된다.

휘도신호처리기(31)는 입력된 휘도신호 Y에 대하여 각종 디지털효과와 화이트클립(화이트레벨 제한), 셋업(SET-UP) 등의 처리를 수행한다.

칼라신호처리기(32)는 유사칼라신호(CR,CB)로부터 RGB(RED, GREEN, BLUE) 기본 3원색을 분리하는 색분리회로를 거쳐 출력되는 RGB신호를 입력받아, 칼라의 밸런스를 맞추는 화이트발란스조정기능, 칼라신호의 비선형보정기능, 3원색을 이용하여 색차신호들(R-Y, B-Y)을 만들고 휴(HUE)조정을 수행하는 매트릭스회로기능, 과도 칼라신호를 제거하는 기능, 서브캐리어로 영상신호의 주파수를 변경하는 서브샘플링기능, 그리고 색차신호를 평형변조하여 합성하는 평형변조합성기능 등을 수행한다.

동기신호처리기(33)는 휘도신호처리기(31)에서 출력된 휘도신호를 적절한 이득값에 의하여 10비트의 다이나믹영역으로 조정한 다음, 그 이득조정된휘도신호를 10비트의 다이나믹영역에 따라 적절한 값으로 설정된 동기신호와 디지털방식으로 합성한다.

칼라신호 지연처리기(34)는 동기신호처리기(33)에 의하여 휘도신호를 처리할 때 발생하는 휘도신호와 칼라신호간의 지연 시간차를 보상한다.

제1디지털아날로그변환기(35)는 휘도신호 및 동기신호의 합성신호를 아날로그신호로 변환하고, 제2디지털아날로그변환기(36)는 디지털 칼라신호를 아날로그신호로 변환한다.

아날로그합성기(37)는 아날로그 휘도동기합성신호와 아날로그 칼라신호를 합성하여 복합영상신호를 출력한다.

본 발명에 의한 디지털카메라프로세서에서의 신호합성은 다음과 같은 과정으로 이루어진다. 디지털 방식으로 휘도신호 및 동기신호를 합성한 다음 아날로그신호로 변환하고, 휘도신호 및 동기신호의 합성시에 소요되는 지연시간만큼 디지털 칼라신호를 지연시킨 후 이를 아날로그신호로 변환한다. 그런 다음 이들 아날로그신호들을 아날로그합성기에 의하여 합성한다. 이에 따라 종래에 이들 신호처리과정에서 발생한 타이밍 오차를 제거할 수 있다.

여기서, 동기신호처리기(33)를 제외한 휘도신호처리기(31), 칼라신호처리기(32), 칼라신호 지연처리기(34) 및 아날로그합성기(37)는 종래의 기술에 의한 구성과 유사하며, 그에 관한 기술은 이미 공개되어 있다.

제4도는 제3도에 도시된 본 발명에 의한 동기신호처리기의 구성블럭도를 도시한 도면이다.

본 발명에 의한 동기신호처리기는 입력되는 8비트의 휘도신호를 안정화시키기 위한 8비트 제1지연기(41), 8비트의 휘도신호데이터를 10비트의 데이터로 변환하는 비트확장기(BIT EXTENDER)(42), 확장된 10비트 휘도신호데이터를 안정화시키는 제2지연기(43), 휘도신호를 8비트에서 10비트로 변환함에 따라 다이내믹영역을 조정하기 위해 필요한 이득값을 저장하는 8비트 이득값레지스터(44), 이득값 레지스터(44)의 출력을 안정화시키는 제4지연기(45), 이득값레지스터(44)에 저장된 이득값에 의하여 비트확장기(42)에서 출력되는 휘도신호 데이터값을 조정하기 위한 멀티플라이어(46), 멀티플라이어의 출력을 안정화시키는 제3지연기(47), 블랭크신호(BLK)가 입력되는 제1인버터(53), 동기신호(SYNC)가 입력되는 제2인버터(54), 동기신호(SYNC)와 블랭크신호(BLK)가 입력되어 제어신호를 발생하는 2입력 AND게이트들(55,56,57), AND게이트들(55,56,57)에 의하여 생성된 제어신호를 안정화시키고 지연시간을 보정하는 제5,6,7지연기들(58,59,60), 디지털 동기레벨값을 저장하는 10비트의 동기레벨값 레지스터(49), 디지털 셋업레벨값을 저장하는 10비트의 셋업레벨값 레지스터(50), 제어신호에 의하여 동기레벨값 레지스터(49) 및 셋업레벨값 레지스터(50)에 저장된 레벨값 중 하나의 레벨값을 선택하여 출력하는 제1멀티플렉서(51), 제1멀티플렉서(51)의 출력신호을 안정화시키는 제8지연기(52), 제3지연기(47)의 출력신호와 제8지연기(52)의 출력신호를 합성하는 가산기(48), 가산기(48)의 출력신호를 안정화하는 제9지연기(63), 제어신호에 의하여 제로레벨값 및 제9지연기(63)의 출력신호 중 하나의 신호를 선택하는 제2멀티플렉서(64), 제2멀티플렉서(64)의 출력신호를 안정화하는 제12지연기(65), 그리고 제2멀티플렉서(64)의 출력을 제어하기 위해 필요한 지연시간소자인 제10,11지연기(61,62) 등을 포함한다. 여기서 사용된 지연기들은 신호들간의 동기를 맞추기 위한 소자들로서, 래치나 버퍼등으로 구현된다.

제5a도 및 제5b도는 휘도신호의 데이터 비트수에 따른 다이내믹레벨 할당을 설명하기 위한 도면으로, 제5a도는 휘도신호 데이터가 8비트인 경우이며, 제5b도는 휘도신호 데이터가 10비트인 경우이다.

제5a도는 휘도신호 데이터가 8비트인 경우, 110% 화이트피크레벨, 100% 화이트레벨, 7.5% 셋업레벨, 0% 페데스탈레벨, 및 -40% 동기신호레벨의 범위를 나타낸 도면이다.

휘도신호를 8비트 데이터로 처리할 경우 다이나믹영역은 0에서 255까지이다. 다이내믹영역을 110%의 화이트피크레벨과 40%의 동기신호레벨을 합한 150%의 레벨로 나눌 경우, 1%에 해당하는 레벨값은 1.7066666666666666666에 해당한다. 이 수치에 의하여 110%, 40%, 7.5%에 해당하는 레벨값을 계산하면 다음과 같다.

110% * 1.70666666666666666666 = 187.733333333333333333260

40% * 1.70666666666666666666 = 68.2666666666666666640

7.5% * 1.70666666666666666666 = 12.79999999999999999995

위의 계산에 따라 110%, 40%, 7.5%에 해당하는 레벨값을 각각 188,68,13으로 설정하면 8비트 다이내믹영역에서의 레벨할당은 제5a도에 도시된 바와 같다. 즉, 110% 화이트피크레벨값은 255,100% 화이트레벨값은 238, 7.55 셋업레벨값은 81, 0% 페데스탈레벨값은 68, 그리고 동기신호의 제로레벨값은 0으로 됨을 알 수 있다.

위에서 설명된 각 레벨값은 NTSC신호인 경우이면, PAL신호인 경우 셋업레벨은 0% 68이 된다. 따라서 셋업레벨값을 제어함으로써 NTSC방식이나 PAL방식에 적용되는 디지털신호처리기를 하나의 하드웨어로서 구현할 수 있다.

그런데 일반적으로 휘도신호를 8비트로 처리하는 경우, 제5a도에 도시된 바와 같이 휘도신호와 동기신호를 합성한 신호의 레벨을 0에서 255레벨로 나타내므로 휘도신호는 그 신호크기가 적절히 되도록 그 이득을 조정하여야 하며, 그 이득값은 175/256=0.68359375배로 주어진다.

따라서 휘도신호 구간은 전체 256레벨 중 256*0.68359375=175레벨을 차지한다.

제5b도는 휘도신호 데이터를 8비트에서 10비트로 확장한 경우, 각 레벨의 범위를 나타낸 도면이다. 휘도신호 데이터가 8비트에서 10비트로 확장됨에 따라 전체 레벨값을 256에서 1024로 확장되도록 하기 위하여 8비트의 휘도신호 데이터에 곱해질 이득값을 4로 설정하면, 110% 화이트피크레벨값은 255에서 1023으로, 100% 화이트레벨값은 238에서 952로, 7.5% 셋업레벨값은 81에서 324로, 동기신호의 제로레벨값은 68에서 272로, 그리고 제로레벨값은 0에서 0으로 변환된다.

여기서 휘도신호가 차지하는 구간은 전체 1024레벨 중 175*4.0=700레벨을 차지한다. 이렇게 다이나믹레인지를 변화시킴으로써 디지털 휘도신호를 아날로그신호로 변환할 때에 발생되는 기본 휘도신호에 대한 손실을 선형적으로 감소시킬 수 있다.

제4도 및 제5도에 도시된 도면을 참고로 본 발명에 의한 동기신호처리기의 동작을 상세하게 설명한다.

전술한 바와 같이 동기신호처리기로 입력되는 8비트 휘도신호는 원래의 휘도신호에 대해 0.68359375배로 이득이 조절된 신호이다. 그 입력휘도신호는 비트확장기(42)로 공급된다. 비트확장기(42)는 8비트의 휘도신호 데이터에 상위 2비트를 첨가하여 10비트의 데이터가 되도록 비트확장을 수행한다.

다이나믹영역 조절용 멀티플라이어(46)는 10비트로 확장된 휘도신호 데이터를 다이나믹영역 조절용 이득값 저장레지스터(44)로부터 출력되는 이득값에 의하여 다이나믹영역에서의 레벨값으로 조정한다.

변환된 휘도신호 데이터에 동기레벨값과 셋업레벨값을 선택적으로 더하여 디지털 합성신호를 생성하기 위하여, 타이밍생성기에서 출력된 동기신호와 블랭크신호에 의하여 제어신호를 생성하고, 그 제어신호에 따라 휘도신호와 동기신호를 합성한다. 여기에 사용되는 제어신호의 발생에 관하여 제6도를 참조하여 설명한다.

제6a도 및 제6b도는 동기신호(SYNC)와 블랭크신호(BLK)에 의하여 제어신호를 생성하는 방법을 설명하기 위한 도면이다. 제6a도는 동기신호(SYNC)와 블랭크신호(BLK)의 타이밍관계에 따라 A, B, C영역을 나누는 방법을, 그리고 제6b도는 그 영역에 따라 레벨값을 설정하는 방법을 나타낸다.

제6a도에 도시된 바와 같이 동기신호와 블랭크신호의 타이밍관계로부터 블랭크신호가 로우레벨이고 동기신호가 하이레벨인 경우를 영역 A, 동기신호와 블랭크신호 모두 로우레벨인 경우를 영역 B, 그리고 동기신호와 블랭크신호가 모두 하이레벨인 경우를 영역 C로 설정한다. 블랭크신호가 하이레벨이고 동기신호가 로우레벨인 경우는 존재하지 않는다.

휘도신호 데이터에 더하여지는 레벨의 값은 영역 A에서는 동기레벨값이며, 영역 B에서는 제로레벨값이며, 그리고 영역 C에서는 셋업레벨값이다.

동기신호(SYNC)와 블랭크신호(BLK)에 따라 이러한 제어신호를 발생하기 위한 회로동작은 다음과 같다. 제4도에서 제어신호 발생회로는 제1,2인버터(53,54), 제1,2,3 AND 게이트(57,56,55), 및 다수의 지연소자들로 구성되며, 여기서 발생된 제어신호는 제1멀티플렉서(51) 및 제2멀티플렉서(64)로 인가된다.

제3AND게이트(55)는 동기신호 및 반전된 블랭크신호를 AND하여 영역 A인 경우에 동기레벨값을 선택하게 하는 로직하이의 제어신호를 발생하고, 제2AND게이트(56)은 동기신호 및 블랭크신호를 AND하여 영역 C인 경우에 셋업레벨값을 선택하게 하는 로직하이의 제어신호를 발생한다.

제1멀티플렉서(51)는 제어신호에 따라 페데스탈레벨값이 저장된 동기레벨값 레지스터(49) 또는 셋업레벨값이 저장된 레지스터(50)에 저장된 값 중 하나의 레벨값을 선택하여 출력한다.

먼저 제3AND게이트(55)의 출력이 하이가 되고 제2AND게이트(56)의 출력이 로우가 되는 경우, 제1멀티플렉서(51)는 동기레벨값 레지스터(49)의 동기레벨값을 선택하여 출력한다. 반대로 제3AND게이트(55)의 출력이 로우이고 제2AND게이트(56)의 출력이 하이인 경우, 제1멀티플렉서(51)는 셋업레벨값 레지스터(50)의 셋업레벨값을 선택하여 출력한다.

가산기(48)는 제1멀티플렉서(51)에서 출력된 레벨값과 멀티플라이어(46)에서 출력된 휘도신호를 합성하여, 동기레벨값 또는 셋업레벨값과 합성된 휘도신호를 발생한다.

한편, 영역 B인 경우에 제로레벨값으로 설정된 합성신호를 발생하기 위하여, 제2멀티플렉서(64)는 제1AND게이트(57)에 의하여 발생된 제어신호에 의하여 가산기(48)의 출력신호 및 제로레벨값 중 하나를 선택하여 출력한다. 즉, 동기신호 및 블랭크신호 모두가 로우레벨이 아닌 경우에는 가산기(48)에서 생성된 데이터가 출력되고, 그렇지 않은 경우에는 제로레벨값이 출력된다.

제1AND게이트(57)는 제1인버터에 의하여 반전된 동기신호 및 제2인버터에 의하여 반전된 블랭크신호를 AND하여, 동기신호 및 블랭크신호가 모두 로우레벨인 경우에 논리하이의 제어신호를 발생하여 제2멀티플렉서(64)로 인가한다. 여기서 제10, 제11지연기(61,62)는 데이터 처리과정에서 발생한 2클럭분의 지연시간을 보상한다.

따라서 본 발명에 의하면, CCD 에어리어이미지센서를 사용하고 디지털 신호처리방식을 채택하는 카메라에 있어서, 종래의 동기신호 합성방식을 탈피하여 디지털신호처리기에서 디지털 방식으로 휘도신호와 동기신호를 합성하여 복합영상신호로 발생함으로써, 종래의 방식에서와 같이 디지털아날로그변환기의 고유한 전달특성의 영향을 받아 동기신호와 영상휘도신호, 칼라신호의 합성타이밍이 어긋나는 것을 제거할 수 있을뿐만 아니라 간단한 구조의 시스템을 구현할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims

광원에 의하여 발생된 영상신호로부터 변환된 디지털신호인 휘도신호, 칼라신호 및 동기신호를 합성하여 아날로그신호인 복합영상신호를 생성하기 위한 디지털 영상신호처리장치에 있어서, 디지털 동기신호를 디지털 휘도신호의 다이내믹영역에 따라 규정된 레벨값에 의하여 설정하여, 디지털 휘도신호와 디지털 동기신호를 합성하기 위한 동기신호처리수단; 상기 동기신호처리수단에서 출력된 디지털 합성신호를 아날로그신호로 변환하기 위한 제1변환수단; 동기신호처리수단에 의한 동기신호 처리시에 발생하는 휘도신호와 칼라신호간의 지연 시간차를 보상하기 위한 칼라신호지연수단; 상기 칼라신호지연수단에서 출력된 디지털 칼라신호를 아날로그신호로 변환하기 위한 제2변환수단; 및 상기 제1변환수단에서 출력된 아날로그신호와 상기 제2변환수단에서 출력된 아날로그신호를 합성하여 복합영상신호를 생성하기 위한 아날로그신호합성수단을 포함함을 특징으로 하는 디지털 영상신호처리장치.
디지털 영상신호처리에서 디지털 휘도신호와 동기신호를 합성하여 디지털 동기휘도신호를 발생하기 위한 디지털 동기휘도신호합성장치에 있어서, 상기 입력휘도신호의 데이터 비트수를 확장하기 위한 비트확장수단; 확장된 비트수에 따라 상기 입력휘도신호의 이득을 조정하기 위한 이득조정수단; 및 영상신호의 동기신호 및 블랭크신호의 논리상태에 따라, 상기 이득조정된 휘도신호 및 동기신호를 합성하기 위한 신호합성수단을 포함함을 특징으로 하는 디지털 동기휘도신호합성장치.
제2항에 있어서, 상기 비트확장수단은 8비트의 입력휘도신호를 10비트의 데이터로 변환함을 특징으로 하는 디지털 동기휘도신호합성장치.
제2항에 있어서, 상기 이득조정수단은 비트확장에 따라 규정된 소정의 이득값을 저장하기 위한 저장수단; 및 상기 비트확장수단을 통하여 출력된 휘도신호와 상기 저장수단에 저장된 이득값을 곱하여 이득조정된 휘도신호를 발생하기 위한 곱셈수단을 포함함을 특징으로 하는 디지털 동기휘도신호합성장치.
제2항에 있어서, 상기 신호합성수단은 소정의 표준규격에 의하여 규정된 동기레벨, 셋업레벨 및 제로레벨에 해당하는 값을 저장하기 위한 레벨값저장수단; 블랭크신호가 로우레벨이고 동기신호가 하이레벨이면 제1제어신호를, 동기신호와 블랭크신호 모두 하이레벨이면 제2제어신호를, 그리고 동기신호와 블랭크신호 모두 로우레벨이면 제3제어신호를 발생하기 위한 제어신호발생수단; 및 상기 제어신호발생수단에서 발생된 제어신호가 입력되어, 제1제어신호이면 동기레벨값을, 그리고 제2제어신호이면 셋업레벨값을 선택하여 상기 이득조정된 휘도신호와 상기 선태된 레벨값을 더한 신호를 출력하고, 제3제어신호이면 제로신호를 출력하기 위한 레벨값선택수단을 포함함을 특징으로 하는 디지털 동기휘도신호합성장치.
제4항에 있어서, 상기 레벨값저장수단은 영상신호가 NTSC신호인 경우에 신호의 다이내믹영역에서 동기레벨로 0% 레벨값을, 셋업레벨로 7.5% 레벨값을, 그리고 제로레벨로 -40%레벨값을 각각 저장함을 특징으로 하는 디지털 동기휘도신호합성장치.
제4항에 있어서, 상기 레벨값저장수단은 영상신호가 PAL신호인 경우에 신호의 다이내믹영역에서 동기레벨과 셋업레벨로 0% 레벨값을, 그리고 제로레벨로 -40% 레벨값을 각각 저장함을 특징으로 하는 디지털 동기휘도신호합성장치.
제5항에 있어서, 상기 제어신호발생수단은 동기신호가 입력되는 제1인버터; 블랭크신호가 입력되는 제2인버터; 상기 제1인버터 및 상기 제2인버터의 출력신호가 입력되는 제1AND게이트; 동기신호 및 블랭크신호가 입력되는 제2AND게이트; 및 동기신호 및 상기 제2인버터의 출력신호가 입력되는 제3AND게이트를 구비하고, 상기 제3AND게이트의 출력신호는 동기레벨설정을 위한 제1제어신호로서, 상기 제2AND게이트의 출력신호는 셋업레벨설정을 위한 제2제어신호로서, 상기 제1AND게이트의 출력신호는 제로레벨설정을 위한 제3제어신호로서 출력함을 특징으로 하는 디지털 동기휘도신호합성장치.
제5항에 있어서, 상기 레벨값선택수단은 상기 레벨값저장수단으로부터 공급되는 동기레벨값 및 셋업레벨값이 입력되어, 상기 제1 및 제2제어신호에 따라 하나의 레벨값을 출력하기 위한 제1먹스수단; 상기 제1먹스수단으로부터 출력된 레벨값을 상기 이득조정된 휘도신호와 합하여 출력하기 위한 합성수단; 상기 제3제어신호에 따라 상기 합성수단의 출력신호를 제로레벨로 설정하여 출력하기 위한 제2먹스수단을 포함함을 특징으로 하는 디지털 동기휘도신호합성장치.
광원에 의하여 발생된 영상신호로부터 변환된 디지털신호인 휘도신호, 칼라신호 및 동기신호를 합성하여 아날로그신호인 복합영상신호를 생성하기 위한 디지털 영상신호처리장치에 있어서, 동기신호와 블랭크신호의 논리상태에 따라 디지털 휘도신호와 동기신호를 합성하는 제1과정; 상기 합성신호를 아날로그신호로 변환하는 제2과정; 디지털 칼라신호를 아날로그신호로 변환하는 제3과정; 및 상기 아날로그 칼라신호와 상기 아날로그 합성신호를 합성하여 복합영상신호를 발생하는 제4과정을 포함함을 특징으로 하는 디지털 영상신호처리방법.
제10항에 있어서, 상기 제1과정은 디지털 휘도신호의 비트를 확장하고, 확장된 비트에 따라 설정된 이득값에 의하여 상기 디지털 휘도신호의 이득을 조정한 다음, 상기 이득조정된 디지털 휘도신호와 동기신호를 합성함을 특징으로 하는 디지털 영상신호처리방법.