KR0182871B1 - Method of manufacturing semiconductor transistor - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 게이트 전극의 폭을 최소화시키기 위해 불순물 이온이 주입된 실리콘 기판에서 산화막의 성장 속도가 빠른 특성을 이용하여 고농도 불순물 영역의 실리콘 기판상에 두꺼운 열산화막을 형성한다. 그리고 상기 두꺼운 열산화막에 의해 게이트 전극의 폭이 사진 장비의 임계 치수 이하가 되도록 하므로써 소자의 집적도 및 전기적 특성이 향상될 수 있도록 한 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device, wherein a thermally thick oxide film is deposited on a silicon substrate having a high concentration of impurity regions by using a fast growth rate of an oxide film in a silicon substrate implanted with impurity ions to minimize the width of a gate electrode. To form. In addition, the present invention relates to a method of fabricating a transistor of a semiconductor device in which the thickness of the gate electrode is less than or equal to the critical dimension of the photographic equipment by the thick thermal oxide film so that the integration and electrical characteristics of the device can be improved.
Description
제1a 내지 제1c도는 종래 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도.1A to 1C are cross-sectional views of a device for explaining a transistor manufacturing method of a conventional semiconductor device.
제2a 내지 제2f도는 본 발명의 제1실시예를 설명하기 위한 소자의 단면도.2A to 2F are cross-sectional views of elements for explaining the first embodiment of the present invention.
제3a 내지 제3f도는 본 발명의 제2실시예를 설명하기 위한 소자의 단면도.3A to 3F are cross-sectional views of elements for explaining the second embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1, 11 및 21 : 실리콘 기판 2, 18 및 31 : 게이트 산화막1, 11 and 21: silicon substrate 2, 18 and 31: gate oxide film
3, 19 및 32 : 도프 폴리실로콘층 4 : 감광막3, 19 and 32: dope polysilicon layer 4: photosensitive film
5, 26 및 33 : 게이트 전극 6 : LDD 영역5, 26, and 33: gate electrode 6: LDD region
7 : 산화막 스페이서 8 : 접합 영역7 oxide film spacer 8 junction region
9 : 감광막 12 및 22 : 패드 산화막9 photosensitive film 12 and 22 pad oxide film
13 : 질화막 14 및 24 : 고농도 불순물 영역13: nitride film 14 and 24: high concentration impurity region
15 및 25 : 저농도 불순물 영역 17, 17A, 27 및 27A : 열 산화막15 and 25: low concentration impurity regions 17, 17A, 27 and 27A: thermal oxide film
23 및 28 : 제1 및 제2 감광막 29 및 30 : 채널 이온주입 영역23 and 28: first and second photoresist films 29 and 30: channel ion implantation region
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 게이트 전극의 폭을 최소화시킬 수 있도록 한 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a transistor of a semiconductor device, and more particularly to a method of manufacturing a transistor of a semiconductor device to minimize the width of the gate electrode.
일반적으로 반도체 소자가 고집적화됨에 따라 트랜지스터의 크기도 감소된다. 그러나 현재의 사진(Lithography) 공정으로는 패턴의 폭을 임계 치수(Critical Dimension) 이하로 감소시키기가 어려운 실정이기 때문에 새로운 방법의 개발이 요구된다. 그러면 종래 반도체 소자의 트랜지스터 제조 방법을 제1a 내지 제1c도를 통해 설명하면 다음과 같다.In general, as semiconductor devices become more integrated, the size of transistors also decreases. However, the current lithography process is difficult to reduce the width of the pattern to less than the critical dimension (critical dimension), so the development of a new method is required. The transistor manufacturing method of the conventional semiconductor device will now be described with reference to FIGS. 1A to 1C.
종래에는 제1a도에 도시된 바와 같이 실리콘 기판(1)상에 게이트 산화막(2), 도프 폴리실리콘층(3) 및 감광막(4)을 순차적으로 형성한 후 게이트 전극용 마스크(Mask)를 이용하여 상기 감광막(4)을 패터닝한다. 상기 패터닝된 감광막(4)을 마스크로 이용한 식각 공정으로 상기 도프 폴리실리콘층(3) 및 게이트 산화막(2)을 순차적으로 패터닝하여 게이트 전극(5)을 형성한 후 잔류된 상기 감광막(4)을 제거하고, 제1b도에 도시된 바와 같이 전체 상부면에 저농도의 불순물 이온을 주입하여 상기 게이트 전극(5) 양측부의 실리콘 기판(1)에 LDD(Lightly Doped Drain) 영역(6)을 형성한다. 그리고 상기 게이트 전극(5)의 양측벽에 산화막 스페이서(7)를 형성한 후 전체 상부면에 고농도의 불순물 이온을 주입하여 상기 게이트 전극(5) 양측부의 실리콘 기판(1)에 접합 영역(8)을 형성한다. 그런데 상기 게이트 전극(5)의 폭은 상기 패터닝된 감광막(4)의 폭에 의해 결정되고, 상기 감광막(4)의 폭은 사진 장비의 임계 치수에 의해 결정되기 때문에 초고집적 반도체 소자의 제조 공정에서는 이와 같은 방법으로 트랜지스터를 제조하기가 어려워진다.Conventionally, as shown in FIG. 1A, a gate oxide film 2, a dope polysilicon layer 3, and a photoresist film 4 are sequentially formed on a silicon substrate 1, and then a mask for a gate electrode is used. The photosensitive film 4 is patterned. The dope polysilicon layer 3 and the gate oxide layer 2 are sequentially patterned in an etching process using the patterned photosensitive film 4 as a mask to form a gate electrode 5, and then the remaining photosensitive film 4 is used. As shown in FIG. 1B, lightly doped drain (LDD) regions 6 are formed in the silicon substrate 1 at both sides of the gate electrode 5 by implanting low concentrations of impurity ions into the entire upper surface. After forming oxide spacers 7 on both sidewalls of the gate electrode 5, a high concentration of impurity ions are implanted into the entire upper surface of the gate electrode 5 to bond regions 8 to silicon substrates 1 on both sides of the gate electrode 5. To form. However, the width of the gate electrode 5 is determined by the width of the patterned photoresist film 4, and the width of the photoresist film 4 is determined by the critical dimension of the photographic equipment. It becomes difficult to manufacture transistors in this way.
따라서 본 발명은 게이트 전극의 폭을 사진 장비의 임계 치수 이하가 되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a transistor of a semiconductor device that can solve the above disadvantages by making the width of the gate electrode less than or equal to the critical dimension of the photographic equipment.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법은 실리콘 기판상에 패드 산화막 및 질화막을 순차적으로 형성하고, 제1마스크를 이용하여 상기 질화막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 질화막을 이온 주입 마스크로 이용한 고농도 불순물 이온주입 공정으로 노출된 상기 실리콘 기판에 고농도 불순물 영역을 형성하는 단계와, 상기 단계로부터 상기 패터닝된 질화막을 이온 주입 마스크로 이용한 저농도 불순물 이온주입 공정으로 상기 고농도 불순물 영역의 하부에 저농도 불순물 영역을 형성하는 단계와, 상기 단계로부터 열산화 공정을 실시하여 상기 실리콘 기판상에 열산화막을 형성하는 단계와, 상기 단계로부터 상기 질화막을 제거한 후 전체 상부면에 감광막을 도포하고 제2마스크를 이용하여 상기 불순물 이온이 주입되지 않은 실리콘 기판상에 형성된 열산화막이 노출되도록 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 이온 주입 마스크로 이용한 채널 이온주입 공정으로 상기 실리콘 기판에 채널 이온주입 영역을 형성하는 단계와, 상기 단계로부터 잔류된 상기 감광막 및 사기 채널 이온주입 영역의 실리콘 기판상에 형성된 열산화막을 제거한 후 전체 상부면에 게이트 산화막 및 도프 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제1마스크를 이용한 사진 및 식각 공정으로 상기 도프 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하며, 본 발명에 따른 다른 반도체 소자의 트랜지스터 제조 방법은 실리콘 기판상에 패드 산화막 및 제1감광막을 순차적으로 형성하고, 제1마스크를 이용하여 상기 제1감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 제1감광막을 경화시킨 후 상기 패터닝된 제1감광막을 이온 주입 마스크로 이용한 고농도 불순물 이온주입 공정으로 노출된 상기 실리콘 기판에 고농도 불순물 영역을 형성하는 단계와, 상기 단계로부터 상기 패터닝된 제1감광막을 이온 주입 마스크로 이용한 저농도 불순물 이온 주입 공정으로 상기 고농도 불순물 영역 하부에 저농도 불순물 영역을 형성하는 단계와, 상기 단계로부터 상기 제1감광막을 제거한 후 열산화 공정을 실시하여 상기 실리콘 기판상에 열산화막을 형성하는 단계와, 상기 단계로부터 전체 상부면에 제2감광막을 도포한 후 제2마스크를 이용하여 상기 불순물 이온이 주입되지 않은 실리콘 기판상에 형성된 열산화막이 노출되도록 상기 제2감광막을 패터닝하는 단계와, 상기 단계로부터 상기 패터닝된 제2감광막을 이온 주입 마스크로 이용한 채널 이온주입 공정으로 상기 실리콘 기판에 채널 이온주입 영역을 형성하는 단계와, 상기 단계로부터 상기 제2감광막 및 상기 불순물 이온이 주입되지 않은 실리콘 기판상에 형성된 열산화막을 제거한 후 전체 상부면에 게이트 산화막 및 도프 폴리실리콘층을 순차적으로 형성하는 단계와, 상기 단계로부터 상기 제1마스크를 이용한 사진 및 식각 공정으로 상기 도프 폴리실리콘층 및 게이트 산화막을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of fabricating a transistor of a semiconductor device, the method comprising: sequentially forming a pad oxide film and a nitride film on a silicon substrate, and patterning the nitride film using a first mask; Forming a high concentration impurity region on the silicon substrate exposed by the high concentration impurity ion implantation process using the patterned nitride film as an ion implantation mask; and a low concentration impurity ion implantation process using the patterned nitride film as an ion implantation mask Forming a low concentration impurity region under the high concentration impurity region, performing a thermal oxidation process from the step to form a thermal oxide film on the silicon substrate, removing the nitride film from the step, and then removing the photoresist film on the entire upper surface Apply the second mask Patterning the photosensitive film to expose a thermal oxide film formed on the silicon substrate to which the impurity ions are not implanted, and from the step, a channel ion implantation process using the patterned photosensitive film as an ion implantation mask. Forming an implantation region, removing a thermal oxide film formed on the silicon substrate of the photoresist film and the fraud channel ion implantation region remaining from the step, and sequentially forming a gate oxide film and a dope polysilicon layer on the entire upper surface thereof; And forming a gate electrode by sequentially patterning the dope polysilicon layer and the gate oxide layer in a photolithography and an etching process using the first mask from the step, and the transistor of another semiconductor device according to the present invention. Manufacturing method of silicone Forming a pad oxide film and a first photoresist film sequentially on a plate, patterning the first photoresist film by using a first mask, and curing the patterned first photoresist film from the step after the patterned first photoresist film Forming a high concentration impurity region on the silicon substrate exposed by the ion implantation process and a low concentration impurity ion implantation process using the patterned first photosensitive film as an ion implantation mask from the step Forming a low concentration impurity region under the region, removing the first photoresist film from the step, and then performing a thermal oxidation process to form a thermal oxide film on the silicon substrate; After applying the photoresist film, the impurity ions are not implanted using the second mask. Patterning the second photoresist film to expose a thermal oxide film formed on the silicon substrate, and performing a channel ion implantation process using the patterned second photoresist film as an ion implantation mask from the step. Forming a gate oxide film and a dope polysilicon layer on the entire upper surface thereof after removing the thermal oxide film formed on the silicon substrate to which the second photoresist film and the impurity ion are not implanted; Forming a gate electrode by sequentially patterning the dope polysilicon layer and the gate oxide layer in a photo and etching process using the first mask from the step.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제2a 내지 제2f도는 본 발명의 제1실시예를 설명하기 위한 소자의 단면도로서,2A through 2F are cross-sectional views of devices for describing the first embodiment of the present invention.
제2a도는 실리콘 기판(11)상에 패드 산화막(12) 및 질화막(13)을 순차적으로 형성하고, 제1마스크(도시않됨)를 이용하여 상기 질화막(13)을 패터닝한 상태의 단면도로서, 이때 상기 패터닝된 질화막(13)의 폭(d)은 공정에 이용되는 사진 장비의 임계 치수와 동일하도록 한다. 또한 상기 패드 산화막(12)은 200 내지 300Å의 두께로 형성되고, 상기 질화막(13)은 1000 내지 1200Å의 두께로 형성된다.FIG. 2A is a cross-sectional view of the pad oxide film 12 and the nitride film 13 being sequentially formed on the silicon substrate 11 and patterning the nitride film 13 using a first mask (not shown). The width d of the patterned nitride film 13 is equal to the critical dimension of the photographic equipment used in the process. In addition, the pad oxide film 12 is formed to a thickness of 200 to 300 kPa, and the nitride film 13 is formed to a thickness of 1000 to 1200 kPa.
제2b도는 상기 패터닝된 질화막(13)을 이온 주입 마스크로 이용한 고농도 불순물 이온주입 공정으로 노출된 상기 실리콘 기판(11)에 고농도 불순물 영역(14)을 형성한 상태의 단면도로서, 이때 이온 주입량은 1 × 1014내지 1 × 1017원자/cm3이며, 이온 주입 에너지는 30 내지 60 KeV가 되도록 한다.FIG. 2B is a cross-sectional view of a high concentration impurity region 14 formed in the silicon substrate 11 exposed by the high concentration impurity ion implantation process using the patterned nitride film 13 as an ion implantation mask, wherein the ion implantation amount is 1 X 10 14 to 1 x 10 17 atoms / cm 3 , and the ion implantation energy is 30 to 60 KeV.
제2c도는 상기 패터닝된 질화막(13)을 이온 주입 마스크로 이용한 저농도 불순물 이온주입 공정으로 상기 고농도 불순물 영역(14)의 하부에 저농도 불순물 영역(15)을 형성한 상태의 단면도로서, 이때 이온 주입량은 1 × 1012내지 1 × 1015원자/cm3이며, 이온 주입 에너지는 40 내지 80 KeV가 되도록 한다.FIG. 2C is a cross-sectional view of a low concentration impurity region 15 formed below the high concentration impurity region 14 by a low concentration impurity ion implantation process using the patterned nitride film 13 as an ion implantation mask. 1 × 10 12 to 1 × 10 15 atoms / cm 3 and the ion implantation energy is 40 to 80 KeV.
제2d도는 열산화 공정을 실시하여 상기 실리콘 기판(11)상에 열산화막(17 및 17A)을 형성한 상태의 단면도로서, 이때 상기 불순물 이온이 주입된 저농도 불순물 영역(14)의 실리콘 기판(11)상에는 1000 내지 3000Å 정도의 두꺼운 열산화막(17)이 성장되며, 상기 주입된 불순물 이온이 내부로 확산된다. 그리고 상기 불순물 이온이 주입되지 않은 상기 질화막(13) 하부의 실리콘 기판(11)상에는 얇은 열산화막(17A)이 성장되며, 상기 질화막(13) 양측 하부에 버즈 빅(Bird's Beak; B)이 발생된다.FIG. 2D is a cross-sectional view of the thermal oxidation processes 17 and 17A formed on the silicon substrate 11 by performing a thermal oxidation process, wherein the silicon substrate 11 of the low concentration impurity region 14 into which the impurity ions are implanted is formed. ), A thick thermal oxide film 17 of about 1000 to 3000 microns is grown, and the implanted impurity ions are diffused therein. In addition, a thin thermal oxide film 17A is grown on the silicon substrate 11 below the nitride film 13 to which the impurity ions are not implanted, and a bird's beak B is generated below both sides of the nitride film 13. .
제2e도는 인산 용액을 이용한 습식 식각 방법으로 상기 질화막(13)을 제거한 후 전체 상부면에 감광막(9)을 도포하고 제2마스크(도시않됨)를 이용하여 상기 불순물 이온이 주입되지 않은 실리콘 기판(11)상에 형성된 열산화막(17A)이 노출되도록 상기 감광막(9)을 패터닝한다. 그리고 상기 패터닝된 감광막(9)을 이온 주입 마스크로 이용한 채널 이온주입 공정으로 상기 실리콘 기판(11)에 채널 이온주입 영역(30)을 형성한 상태의 단면도로서, 이때 이온 주입량은 1 × 1011내지 1 × 1017원자/cm3이며, 이온 주입 에너지는 30 내지 70 KeV가 되도록 한다.Figure 2e is a silicon substrate (not shown) after the removal of the nitride film 13 by a wet etching method using a phosphoric acid solution and applying the photosensitive film (9) to the entire upper surface using a second mask (not shown) ( The photosensitive film 9 is patterned so that the thermal oxide film 17A formed on the layer 11 is exposed. And a channel ion implantation region 30 is formed on the silicon substrate 11 by a channel ion implantation process using the patterned photoresist 9 as an ion implantation mask, wherein the ion implantation amount is from 1 × 10 11 to 1 × 10 17 atoms / cm 3 and the ion implantation energy is 30 to 70 KeV.
제2f도는 잔류된 상기 감광막(9) 및 상기 채널 이온주입 영역(30)의 실리콘 기판(11)상에 형성된 열산화막(17A)을 제거한 후 전체 상부면에 100 내지 150Å 두께의 게이트 산화막(18) 및 1500 내지 3000Å 두께의 도프 폴리실리콘층(19)을 순차적으로 형성하고, 상기 제1마스크를 이용한 사진 및 식각 공정으로 상기 도프 폴리실리콘층(19) 및 게이트 산화막(18)을 순차적으로 패터닝하여 게이트 전극(26)을 형성한 상태의 단면도로서, 상기 열산화막(17A)은 HF용액을 이용한 습식 식각 방법으로 제거하며, 이때 형성된 상기 게이트 전극(26)의 폭(W)은 상기 고농도 불순물 영역(14)의 실리콘 기판(11)상에 형성된 상기 열산화막(17)에 의해 상기 패터닝된 질화막(13)의 폭(d)보다 작게 형성된다.FIG. 2F is a view of removing the remaining thermal oxide film 17A formed on the silicon substrate 11 of the photosensitive film 9 and the channel ion implantation region 30, and then removing the gate oxide film 18 having a thickness of 100 to 150 Å on the entire upper surface thereof. And a dope polysilicon layer 19 having a thickness of 1500 to 3000 Å in sequence, and sequentially patterning the dope polysilicon layer 19 and the gate oxide layer 18 by a photolithography and etching process using the first mask. The thermal oxide film 17A is removed by a wet etching method using an HF solution, and the width W of the gate electrode 26 formed at this time is the high concentration impurity region 14. Is formed smaller than the width d of the patterned nitride film 13 by the thermal oxide film 17 formed on the silicon substrate 11.
제3a 내지 제3f도는 본 발명의 제2 실시예를 설명하기 위한 소자의 단면도로서,3A to 3F are cross-sectional views of devices for describing the second embodiment of the present invention.
제3a도는 실리콘 기판(21)상에 패드 산화막(22) 및 제1감광막(23)을 순차적으로 형성하고, 제1마스크(도시않됨)를 이용하여 상기 제1감광막(23)을 패터닝한 상태의 단면도로서, 이때 상기 패터닝된 제1감광막(23)의 폭(d)은 공정에 이용되는 사진 장비의 임계 치수와 동일하도록 한다. 또한 상기 패드 산화막(22)은 200 내지 300Å의 두께로 형성된다.3A illustrates the pad oxide layer 22 and the first photoresist layer 23 formed on the silicon substrate 21 in sequence, and the first photoresist layer 23 is patterned using a first mask (not shown). As a sectional view, the width d of the patterned first photosensitive film 23 is equal to the critical dimension of the photographic equipment used in the process. In addition, the pad oxide layer 22 is formed to a thickness of 200 to 300Å.
제3b도는 110 내지 130℃의 온도에서 20 내지 40분 동안 상기 패터닝된 제1감광막(23)을 경화시킨 후 상기 패터닝된 제1감광막(23)을 이온 주입 마스크로 이용한 고농도 불순물 이온 주입 공정으로 노출된 상기 실리콘 기판(21)에 고농도 불순물 영역(24)을 형성한 상태의 단면도로서, 이때 이온 주입량은 1 × 1014내지 1 × 1017원자/cm3이며, 이온 주입 에너지는 30 내지 60 KeV가 되도록 한다.3b is a high concentration impurity ion implantation process using the patterned first photoresist layer 23 as an ion implantation mask after curing the patterned first photoresist layer 23 at a temperature of 110 to 130 ° C. for 20 to 40 minutes. A cross-sectional view of a high concentration impurity region 24 formed in the silicon substrate 21, wherein the ion implantation amount is 1 × 10 14 to 1 × 10 17 atoms / cm 3 , and the ion implantation energy is 30 to 60 KeV. Be sure to
제3c도는 상기 패터닝된 제1감광막(23)을 이온 주입 마스크로 이용한 저농도 불순물 이온 주입 공정으로 상기 고농도 불순물 영역(24) 하부에 저농도 불순물 영역(25)을 형성한 상태의 단면도로서, 이때 이온 주입량은 1 × 1012내지 1 × 1015원자/cm3이며, 이온 주입 에너지는 40 내지 80 KeV가 되도록 한다.FIG. 3C is a cross-sectional view of a low concentration impurity region 25 formed under the high concentration impurity region 24 by a low concentration impurity ion implantation process using the patterned first photoresist layer 23 as an ion implantation mask. Is 1 × 10 12 to 1 × 10 15 atoms / cm 3 and the ion implantation energy is 40 to 80 KeV.
제3d도는 상기 제1감광막(23)을 제거한 후 열산화 공정을 실시하여 상기 실리콘 기판(21)상에 열산화막(27 및 27A)을 형성한 상태의 단면도로서, 이때 상기 불순물 이온이 주입된 고농도 불순물 영역(24)의 실리콘기판(21)상에는 1000 내지 3000Å 정도의 두꺼운 열산화막(17)이 성장되며, 상기 주입된 불순물 이온이 내부로 확산된다. 그리고 상기 불순물 이온이 주입되지 않은 실리콘 기판(21)상에는 얇은 열산화막(27A)이 성장된다. 또한 상기 제1감광막(23)은 산소 플라즈마를 이용한 건식 식각 및 황산과 과산화수소수가 혼합된 용액을 이용한 습식 식각 방법으로 제거한다.FIG. 3D is a cross-sectional view of the thermal oxidation processes 27 and 27A formed on the silicon substrate 21 by removing the first photoresist film 23 and performing a thermal oxidation process, wherein the impurity ions are implanted at a high concentration. On the silicon substrate 21 of the impurity region 24, a thick thermal oxide film 17 of about 1000 to 3000 kV is grown, and the implanted impurity ions diffuse into the inside. A thin thermal oxide film 27A is grown on the silicon substrate 21 to which the impurity ions are not implanted. In addition, the first photoresist layer 23 is removed by dry etching using oxygen plasma and wet etching using a solution in which sulfuric acid and hydrogen peroxide are mixed.
제3e도는 전체 상부면에 제2감광막(28)을 도포한 후 제2마스크(도시않됨)를 이용하여 상기 불순물 이온이 주입되지 않은 실리콘 기판(21)상에 형성된 열산화막(27A)이 노출되도록 상기 제2감광막(28)을 패터닝한다. 그리고 상기 패터닝된 제2감광막(28)을 이온 주입 마스크로 이용한 채널 이온주입 공정으로 상기 실리콘 기판(21)에 채널 이온주입 영역(29)을 형성한 상태의 단면도로서, 이때 이온 주입량은 1 × 1010내지 1 × 1014원자/cm3이며, 이온 주입 에너지는 10 내지 30 KeV가 되도록 한다.FIG. 3E shows the thermal oxidation film 27A formed on the silicon substrate 21 on which the impurity ions are not implanted using a second mask (not shown) after applying the second photoresist film 28 to the entire upper surface. The second photoresist layer 28 is patterned. A cross-sectional view of a channel ion implantation region 29 formed in the silicon substrate 21 by a channel ion implantation process using the patterned second photoresist layer 28 as an ion implantation mask, wherein the ion implantation amount is 1 × 10. 10 to 1 × 10 14 atoms / cm 3 and the ion implantation energy is 10 to 30 KeV.
제3f도는 산소 플라즈마를 이용한 건식 식각 및 황산과 과산화수소수가 혼합된 용액을 이용한 습식 식각 방법으로 상기 제2감광막(28)을 제거한 후 HF용액을 이용한 습식 식각 방법으로 상기 불순물 이온이 주입되지 않은 실리콘 기판(21)상에 형성된 얇은 열산화막(27A)을 제거한다. 그리고 전체 상부면에 100 내지 150Å 두께의 게이트 산화막(31) 및 1500 내지 3000Å 두께의 도프 폴리실리콘층(32)을 순차적으로 형성하고, 상기 제1마스크를 이용한 사진 및 식각 공정으로 상기 도프 폴리실리콘층(32) 및 게이트 산화막(31)을 순차적으로 패터닝하여 게이트 전극(33)을 형성한 상태의 단면도로서, 이때 형성된 상기 게이트 전극(33)의 폭(W)은 상기 고농도 불순물 영역(24)의 실리콘 기판(21)상에 형성된 상기 열산화막(27)에 의해 상기 패터닝된 제1감광막(23)의 폭(d)보다 작게 형성된다.3f is a silicon substrate in which the impurity ions are not implanted by a wet etching method using HF solution after removing the second photoresist layer 28 by a dry etching method using an oxygen plasma and a wet etching method using a solution containing sulfuric acid and hydrogen peroxide solution. The thin thermal oxide film 27A formed on the 21 is removed. Then, the gate oxide film 31 having a thickness of 100 to 150 Å and the dope polysilicon layer 32 having a thickness of 1500 to 3000 Å are sequentially formed on the entire upper surface, and the dope polysilicon layer is formed by a photo and etching process using the first mask. A cross-sectional view of a state in which the gate electrode 33 is formed by sequentially patterning the 32 and the gate oxide film 31, wherein the width W of the gate electrode 33 formed at this time is silicon in the high concentration impurity region 24. The thermal oxide film 27 formed on the substrate 21 is smaller than the width d of the patterned first photosensitive film 23.
상술한 바와 같이 본 발명에 의하면 불순물 이온이 주입된 실리콘 기판에서 산화막의 성장 속도가 빠른 특성을 이용하여 고농도 불순물 영역의 실리콘 기판상에 두꺼운 열산화막을 형성한다. 그리고 상기 두꺼운 열산화막에 의해 게이트 전극의 폭이 공정에 사용된 사진 장비의 임계 치수 이하가 되도록 하므로써 소자의 집적도 및 전기적 특성이 향상될 수 있는 탁월한 효과가 있다.As described above, according to the present invention, a thick thermal oxide film is formed on a silicon substrate having a high concentration of impurity region by using a characteristic of rapid growth rate of an oxide film in a silicon substrate into which impurity ions are implanted. In addition, the thickness of the gate electrode may be less than or equal to the critical dimension of the photographic equipment used in the process by the thick thermal oxide film, so that the integration and electrical characteristics of the device may be improved.
Claims (22)
Priority Applications (1)
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|---|---|---|---|
| KR1019950048751A KR0182871B1 (en) | 1995-12-12 | 1995-12-12 | Method of manufacturing semiconductor transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950048751A KR0182871B1 (en) | 1995-12-12 | 1995-12-12 | Method of manufacturing semiconductor transistor |
Publications (2)
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| KR970054335A KR970054335A (en) | 1997-07-31 |
| KR0182871B1 true KR0182871B1 (en) | 1999-03-20 |
Family
ID=19439286
Family Applications (1)
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| KR1019950048751A KR0182871B1 (en) | 1995-12-12 | 1995-12-12 | Method of manufacturing semiconductor transistor |
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-
1995
- 1995-12-12 KR KR1019950048751A patent/KR0182871B1/en not_active IP Right Cessation
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| Publication number | Publication date |
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| KR970054335A (en) | 1997-07-31 |
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