KR0182051B1 - Matrix type display device having repair structure repairable by pixel unit - Google Patents

Matrix type display device having repair structure repairable by pixel unit Download PDF

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Abstract

본 발명은 수리 구조를 가지고 있는 행렬형 표시 장치에 관한 것으로서, 더욱 상세하게는, 화소의 단위로 수리할 수 있는 행렬형 표시 장치에 관한 것이다. 본 발명에서는 박막 트랜지스터의 게이트 전극이 게이트선의 분지로 따로 돌출하여 형성되어 있고, 데이터선과 상부 게이트선의 교차점이 게이트 전극의 분지점 및 소스 전극의 분지점과는 어느 정도의 거리를 두고 있다. 이렇게 함으로써, 데이터선이나 소스 전극에 손상을 입히지 않고 상부 게이트선을 절단하여 단락을 수리할 수 있다.The present invention relates to a matrix display device having a mathematical structure, and more particularly, to a matrix display device that can be repaired in units of pixels. In the present invention, the gate electrode of the thin film transistor is formed to protrude separately from the branch of the gate line, and the intersection point of the data line and the upper gate line is a certain distance from the branch point of the gate electrode and the branch point of the source electrode. By doing so, it is possible to repair the short circuit by cutting the upper gate line without damaging the data line or the source electrode.

Description

화소의 단위로 수리 가능한 수리 구조를 갖춘 행렬형 표시 장치Matrix display with repairable repair structure in units of pixels

제1도는 종래의 액정 표시 장치의 화소 부분을 도시한 등가 회로도이고,1 is an equivalent circuit diagram showing a pixel portion of a conventional liquid crystal display device,

제2도는 종래의 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,2 is a layout view of a thin film transistor substrate for a conventional liquid crystal display device,

제3도는 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치 및 수리 방법을 나타낸 배치도이다.3 is a layout view illustrating a method of arranging and repairing a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1, 1a, 1b : 보조 게이트선 2 : 게이트 전극1, 1a, 1b: auxiliary gate line 2: gate electrode

5 : 반도체층 7 : 소스 전극5 semiconductor layer 7 source electrode

8 : 드레인 전극 10 : 화소 전극8 drain electrode 10 pixel electrode

본 발명은 수리 구조를 가지고 있는 행렬형(matrix type) 표시 장치에 관한 것으로서, 더욱 상세하게는, 화소(pixel)의 단위로 수리할 수 있는 행렬형 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matrix type display device having a mathematical structure, and more particularly, to a matrix display device that can be repaired in units of pixels.

인간과 컴퓨터(computer)의 매개를 담당하는 표시 장치로 종래의 음극선관(CRT : cathode ray tube)을 대신하는 액정 표시 장치(LCD : liquid crystal display), 플라즈마 표시 장치(PDP : plasma display panel), EL(electroluminescence), FED(field emission display) 따위의 각종 평판 표시 장치(FPD : flat panel display)가 있다.As a display device for human and computer media, a liquid crystal display (LCD), a plasma display panel (PDP), which replaces a conventional cathode ray tube (CRT), There are various flat panel displays (FPD) such as EL (electroluminescence) and FED (field emission display).

액정 표시 장치는 최근 들어 가장 각광을 받고 있는 평판 표시 장치 중 하나로서 액정 물질의 전기 광학적(electro-optical) 효과를 이용한 표시 장치이며, 그 구동 방식은 크게 단순 행렬형(simple matrix type)과 능동 행렬형(active matrix type)으로 나누어진다.The liquid crystal display is one of the most popular flat panel displays in recent years, and is a display device using an electro-optical effect of a liquid crystal material, and its driving method is largely a simple matrix type and an active matrix. It is divided into active matrix types.

능동 행렬형 액정 표시 장치는 행렬의 형태로 배열된 각 화소에 비선형 특성을 가진 개폐(switching) 소자를 부가하여 각 화소의 동작을 제어하는 것이다. 즉, 개폐 소자로는 3단자형인 박막 트랜지스터(TFT : thin film transistor)가 일반적으로 사용되며, 2단자형인 MIM(metal insulator metal) 따위의 박막 다이오드(TFD : thin film diode)가 사용되기도 한다.In an active matrix liquid crystal display, an operation of each pixel is controlled by adding a switching element having a nonlinear characteristic to each pixel arranged in a matrix form. That is, a three-terminal thin film transistor (TFT) is generally used as the switching element, and a thin film diode (TFD) such as a two-terminal metal insulator metal (MIM) is also used.

특히 박막 트랜지스터를 개폐 소자로 사용하는 액정 표시 장치는 박막 트랜지스터 및 화소 전극(pixel electrode), 화소들에 주사 신호 또는 개폐 신호를 공급하는 게이트선(gate line) 및 화상 신호를 공급하는 데이터선(data line)이 형성되어 있는 박막 트랜지스터 기판, 공통 전극(common electrode)이 형성되어 있는 대향 기판, 그리고 그 사이에 봉입되어 있는 액정 물질로 이루어져 있다.In particular, a liquid crystal display device using a thin film transistor as a switching element includes a thin film transistor and a pixel electrode, a gate line for supplying a scan signal or an open / close signal to pixels, and a data line for supplying an image signal. A thin film transistor substrate having lines formed thereon, an opposing substrate having common electrodes formed thereon, and a liquid crystal material enclosed therebetween.

그러면 이러한 박막 트랜지스터 액정 표시 장치의 화소의 구조를 제1도를 참고로 하여 설명한다.Next, the structure of the pixel of the thin film transistor liquid crystal display will be described with reference to FIG. 1.

제1도는 액정 표시 장치의 화소의 구조 및 등가 회로를 나타낸 도면으로서, 각 화소(PX)는 하부 기판(박막 트랜지스터 기판)에 형성되어 있는 박막 트랜지스터(TFT), 하부 기판의 화소 전극(pixel electrode)(10)과 대항 기판인 상부 기판의 공통 전극(common electrode)(CE) 및 그 사이의 액정 물질로 이루어지는 액정 축전기(Clc), 그리고 하부 기판에 형성되어 있는 유지 축전기(Cst) 따위를 포함하고 있다. 여기에서 유지 축전기(Cst)는 화소(PX)에 인가된 신호를 일정시간 동안 유지하는 역할을 한다. 한편, 화소(PX)는 박막 트랜지스터(TFT)를 통하여 데이터선 및 게이트선과 연결되어 있다. 예를 들면, 박막 트랜지스터(TFT)의 한단자는 데이터선에, 다른 한 단자는 게이트선에, 마지막 한 단자는 화소 전극(10)에 연결되어 있다.FIG. 1 is a diagram illustrating a structure and an equivalent circuit of a pixel of a liquid crystal display, wherein each pixel PX is a thin film transistor TFT formed on a lower substrate (a thin film transistor substrate) and a pixel electrode of a lower substrate. And a liquid crystal capacitor C lc composed of a common electrode CE of the upper substrate as a counter substrate 10 and a liquid crystal material therebetween, and a storage capacitor C st formed on the lower substrate. Doing. Here, the storage capacitor C st serves to hold a signal applied to the pixel PX for a predetermined time. On the other hand, the pixel PX is connected to the data line and the gate line through the thin film transistor TFT. For example, one terminal of the thin film transistor TFT is connected to the data line, the other terminal is connected to the gate line, and the last terminal is connected to the pixel electrode 10.

이러한 액정 표시 장치에서 화소를 구동하여 표시 동작을 할 때에는, 공통 전극(CE)에 일정 전압 또는 주기적인 전압을 인가하고, 박막 트랜지스터(TFT)를 통하여 화소 전극(10)에 전압을 인가하면, 액정축전기(Clc)의 액정 물질의 전기 광학 효과에 의하여 표시 동작이 이루어진다.In the liquid crystal display, when a pixel is driven and a display operation is performed, a predetermined voltage or a periodic voltage is applied to the common electrode CE, and a voltage is applied to the pixel electrode 10 through the thin film transistor TFT. The display operation is performed by the electro-optic effect of the liquid crystal material of the capacitor C lc .

그러면, 제1도와 같은 구조를 가지는 액정 표시 장치에서 하부 기판에 해당하는 박막 트랜지스터 기판의 평면 구조(layout)를 제2도를 참고로 하여 살펴본다.Next, the planar layout of the thin film transistor substrate corresponding to the lower substrate in the liquid crystal display having the structure shown in FIG. 1 will be described with reference to FIG. 2.

제2도는 제1도에서 하부 기판에 해당하는 박막 트랜지스터 기판의 배치(layout)를 도시한 평면도로서 게이트선의 구조가 화소 전극을 둘러싸는 폐곡선형으로 되어 있다. 단, 여기에서 직사각형 모양의 영역을 나타내는 PXi(i=1, 2, 3, 4)는 한 화소의 하부에 해당하는 영역이지만 혼동할 우려가 없는 한 편의상 게이트선 및 데이터선까지를 포함하여 화소 또는 화소 영역이라고 하기로 하고, 가로선 상에 형성되어 있는 화소들의 집합을 화소행, 세로선 상에 형성되어 있는 화소들의 집합을 화소열로 부르기로 한다.FIG. 2 is a plan view showing the layout of the thin film transistor substrate corresponding to the lower substrate in FIG. 1, and has a closed curve in which the structure of the gate line surrounds the pixel electrode. Here, PXi (i = 1, 2, 3, 4), which represents a rectangular region, is a region corresponding to the lower part of one pixel, but for convenience, it may include pixels including gate lines and data lines for convenience. The pixel area is referred to as a pixel region, and a set of pixels formed on a horizontal line is referred to as a pixel row.

제2도에 도시한 바와 같이, 투명한 절연 기판(100) 위에 하나의 화소행에 대하영 아래 위 양쪽으로 상부 및 하부 게이트선(Gup, Gdown)이 형성되어 있다. 하부 게이트선(Gdown)은 가로로 곧바르게 벋어 있고, 상부 게이트선(Gup)은 대부분의 길이를 차지하고 있는 제1가로부(Gh1), 제1가로부(Gh1)에서 아래로 향하는 제1세로부(Gv1), 제1세로부(Gv1)에서 다시 가로로 진행하는 제2가로부(Gh1), 제2가로부(Gh2)에서 위로 올라가는 제2세로부(Gv2)를 하나의 반복 단위로 하여 형성되어 있다. 이렇게 이중으로 된 게이트선의 구조를 일반적으로 이중 게이트선 구조라 한다.As shown in FIG. 2, upper and lower gate lines G up and G down are formed on both sides of the pixel row on the transparent insulating substrate 100. The lower gate line (G down) may beoteo soon properly horizontally, directed down from the upper gate line (G up) has a first horizontal portion (G h1), the first lateral portion (G h1), which account for most of the length The second vertical part G v1 , the second vertical part G h1 , which goes up horizontally from the first vertical part G v1 , and the second vertical part G v2 that rises upward from the second horizontal part G h2 . ) Is formed as one repeating unit. The double gate line structure is generally referred to as a double gate line structure.

상부 게이트선(Gup)의 제1가로부(Gh1)와 하부 게이트선(Gdown)은 왼쪽 보조 게이트선(1a)으로 연결되어 있고, 상부 게이트선(Gup)의 제2세로부(Gv2)는 아래로 연장되어 하부 게이트선(Gdown)과 만나는 오른쪽 보조 게이트선(1b)을 이룬다.A second vertical portion of the upper gate line a first horizontal portion (G h1) and the lower gate line (G down) is connected to the left auxiliary gate line (1a), an upper gate line (G up) of (G up) ( G v2 ) extends downward to form a right auxiliary gate line 1b that meets the lower gate line G down .

각 화소열의 사이에는 세로로 데이터선(D)이 형성되어 있고 게이트 절연측을 매개로 상부 게이트선(Gup)의 제1가로부(Gh1) 및 하부 게이트선(Gdown)과 교차한다.A data line D is vertically formed between each pixel column, and intersects the first horizontal portion G h1 and the lower gate line G down of the upper gate line G up via the gate insulating side.

상부 및 하부 게이트선(Gup, Gdown)과 왼 쪽 및 오른 쪽으로 이루어지는 한 쌍의 보조 게이트선(1a, 1b)은 폐곡선을 리루이 차광층(black matrix)으로서의 역할을 하며, 이 폐곡선으로 한정되는 닫힌 영역에는 게이트 절연층(도시하지 않음) 및 보호막(도시하지 않음) 따위를 사이에 두고 게이트선(Gup, Gdown) 및 보조 게이트선(1a, 1b)과 중첩되도록 화소 전극(10)이 형성되어 있고, 중첩된 부분은 유지 축전기(제1도의 도면 부호Cst)로서의 역할을 한다. 이 유지 축전기는 폐곡선으로 이루어져 있기 때문에 고리형 축전기(ring capacitor)라고도 하며, 이 고리형 축전기를 이루는 상부 및 하부 게이트선(Gup, Gdown)과 한 쌍의 보조 게이트선(1a, 1b)만을 약하여 고리형 축전기로 부르기도 한다. 여기에서는 고리형 축전기를 후자의 의미로 사용한다.The upper and lower gate lines G up and G down and the pair of auxiliary gate lines 1a and 1b formed to the left and the right serve as a closed loop black matrix, which is defined as the closed curve. The pixel electrode 10 to overlap the gate lines G up and G down and the auxiliary gate lines 1a and 1b with a gate insulating layer (not shown) and a protective film (not shown) interposed therebetween. Is formed, and the overlapped portion serves as a holding capacitor (C st in FIG. 1). This holding capacitor is also called a ring capacitor because it consists of a closed curve, and only the upper and lower gate lines G up and G down and the pair of auxiliary gate lines 1a and 1b constituting the ring capacitor are used. It is weak and is also called a ring capacitor. Here, the ring capacitor is used in the latter sense.

이처럼 게이트선(Gup, Gdown) 및 보조 게이트선(1a, 1b)이 폐곡선의 형태로 화소 전극(10)을 싸고 있는 구조를 취하는 경우, 게이트선(Gup, Gdown) 및 보조 게이트선(1a, 1b)의 어떤 한 부분이 단선되더라도 신호가 끊어지는 일은 없기 때문에 이러한 구조를 채택하는 것이 유리하다.Thus, when the gate lines G up and G down and the auxiliary gate lines 1a and 1b have a structure surrounding the pixel electrode 10 in the form of a closed curve, the gate lines G up and G down and the auxiliary gate lines It is advantageous to adopt such a structure because no signal is cut off if any part of (1a, 1b) is disconnected.

한편, 상부 게이트선(Gup)의 제2세로부(Gv2)에는 박막 트랜지스터가 형성되어 있는데 이를 구체적으로 설명한다.Meanwhile, a thin film transistor is formed in the second vertical portion G v2 of the upper gate line G up , which will be described in detail.

먼저, 제2세로부(Gv2)의 일부는 박막 트랜지스터의 게이트 전극(gate electrode)(2)이 된다. 게이트선(Gup, Gdown)을 이루는 물질이 알루미늄 따위의 양극산화될 수 있는 물질인 경우에는 게이트선(Gup, Gdown)과 외부를 전기적으로 연결하는 게이트 패드(도시하지 않음)를 제외한 나머지 부분은 양극산화를 하는 것이 일반적이다. 따라서 게이트 전극(2) 위에도 양극산화된 게이트 산화막(도시하지 않음)이 존재한다.First, part of the second vertical part G v2 becomes a gate electrode 2 of the thin film transistor. When the material forming the gate lines G up and G down is an anodizable material such as aluminum, except for a gate pad (not shown) that electrically connects the gate lines G up and G down to the outside. The remainder is usually anodized. Therefore, an anodized gate oxide film (not shown) also exists on the gate electrode 2.

게이트 산화막 위에는 게이트 패드를 제외한 전면에 게이트 절연층(도시하지 않음)이 형성되어 있다.A gate insulating layer (not shown) is formed on the entire surface of the gate oxide film except for the gate pads.

게이트 절연층을 사이에 두고 게이트 전극(2)을 덮도록 반도체층(5)이 형성되어 있다. 반도체층(5)은 게이트 전극(2)을 덮는 이외에도 게이트선(Gup, Gdown) 위에도 형성되어 게이트선(Gup, Gdown)과 데이터선(D)의 단락을 방지하는 역할을 한다. 반도체층(5)을 이루는 물질은 일반적으로 비정질 규소 또는 다결정 규소이다.The semiconductor layer 5 is formed to cover the gate electrode 2 with the gate insulating layer interposed therebetween. A semiconductor layer 5, in addition to covering the gate electrodes 2 are formed also on the gate lines (G up, G down) and serves to prevent short-circuiting of the gate line (G up, G down) and the data line (D). The material constituting the semiconductor layer 5 is generally amorphous silicon or polycrystalline silicon.

반도체층(5) 위에는 반도체와 금속의 음성 접촉(ohmic contact)을 양호하게 하기 위한 접촉층(contact layer)(도시하지 않음)이 형성되어 있는데, 이는 주로 고농도로 도핑(doping)되어 있는 n+비정질 규소로 이루어져 있다. 제2도에서 접촉층의 패턴은 반도체층(5)과 소스 전극(7) 및 드레인 전극(8)이 겹치는 부분이 된다.On the semiconductor layer 5 is formed a contact layer (not shown) for good ohmic contact between the semiconductor and the metal, which is mainly n + amorphous, which is heavily doped. It is made of silicon. In FIG. 2, the pattern of the contact layer becomes a portion where the semiconductor layer 5 and the source electrode 7 and the drain electrode 8 overlap each other.

접촉층 위에는 데이터선(D)의 분지(分枝)인 소스 전극(7) 및 이와 분리되어 있는 드레인 전극(8)이 형성되어 있다. 소스 전극(7)은 상부 게이트선(Gup)과 데이터선(D)의 교차점 부근에 위치하기 때문에 제2도에서처럼 상부 게이트선(Gup)의 한 제1가로부(Gv2)와 중첩되어 있을 수도 있다. 드레인 전극(8)의 한 쪽 끝은 게이트 전극(2)을 사이에 두고 소스 전극(7)과 마주 보고 있고 다른 쪽 끝은 동일 화소열의 상부 화소의 화소 전극(10)과 연결되어 있으며 하부 게이트선(Gdown)과 중첩되어 있다. 예를 들면, 제2도에서, 화소(PX2)의 드레인 전극(8)은 동일 화소열의 상부화소인 화소(PX1)의 화소 전극(10)과 연결되어 있고 화소(PX1)의 화소 전극(10) 아래에 위치하는 하부 게이트선(Gdown)과 중첩되어 있다.On the contact layer, a source electrode 7 which is a branch of the data line D and a drain electrode 8 separated therefrom are formed. Since the source electrode 7 is located near the intersection of the upper gate line G up and the data line D, the source electrode 7 overlaps with the first horizontal portion G v2 of the upper gate line G up as shown in FIG. 2. There may be. One end of the drain electrode 8 faces the source electrode 7 with the gate electrode 2 interposed therebetween, and the other end is connected to the pixel electrode 10 of the upper pixel of the same pixel column and has a lower gate line. Overlaid with (G down ). For example, in FIG. 2, the drain electrode 8 of the pixel PX2 is connected to the pixel electrode 10 of the pixel PX1, which is the upper pixel of the same pixel column, and the pixel electrode 10 of the pixel PX1. It overlaps with the lower gate line G down positioned below.

드레인 전극(8)과 화소 전극(10)의 접촉부 및 패드(도시하지 않음)를 제외한 부분 위에는 전면적으로 보호막(도시하지 않음)이 덮여 있고, 보호막 위에는 투명한 도전 물질로 된 화소 전극(10)이 형성되어 있다.A protective film (not shown) is covered over the drain electrode 8 and the pixel electrode 10 except for contact portions and pads (not shown), and a pixel electrode 10 made of a transparent conductive material is formed on the protective film. It is.

제2도에 도시한 바와 같은 화소 구조에서는, 어떤 화소 영역 안에 형성되어 있는 박막 트랜지스터(게이트 전극, 소스 전극, 드레인 전극포함)는 그 화소를 구동하지 않지만, 본 명세서 전체에서 설명의 편의를 위하여 그 화소의 박막 트랜지스터(게이트 전극, 소스 전극, 드레인 전극)로 부르기로 한다.In the pixel structure as shown in FIG. 2, a thin film transistor (including a gate electrode, a source electrode, and a drain electrode) formed in a pixel region does not drive the pixel, but for convenience of explanation throughout the present specification, This is called a thin film transistor (gate electrode, source electrode, drain electrode) of the pixel.

이러한 평판 표시 장치, 특히 액정 표시 장치용 박막 트랜지스터 기판에는 앞에서 설명한 바와 같이 화소에 신호를 공급하는 게이트선 및 데이터선 따위의 배선이 형성되어 있는데, 이러한 배선들은 그 배선이 통과하는 지역의 지형학적인 특성이나, 후속하는 열처리 공정 및 식각 공정 등 제작 과정에서 끊어지거나 단락이 되기 쉽다. 특히, 게이트선과 데이터선이 교차하는 부분에서 단락이 발생하기 쉬운데, 배선이 끊어지면 화소에 필요한 신호를 적절하게 인가할 수 없으므로 표시 장치로서의 역할을 제대로 수행할 수 없다.As described above, a thin film transistor substrate for a flat panel display device, particularly a liquid crystal display device, has wirings such as gate lines and data lines for supplying signals to the pixels. However, it is easy to break or short-circuit in the manufacturing process such as the subsequent heat treatment process and etching process. In particular, a short circuit is likely to occur at the intersection of the gate line and the data line. When the wiring is disconnected, a signal necessary for the pixel cannot be properly applied, and thus, the display device cannot be properly performed.

한편, 제2도와 같은 게이트선(Gup, Gdown,1a, 1b) 구조를 가진 액정 표시 장치의 경우에는 상부 및 하부 게이트선(Gup, Gdown)과 데이터선(D)이 한 번 씩 교차(x, y)하는데, 하부 게이트선(Gdown)과 데이터선(D)의 교차 부분(x)이 단락되는 경우에는 단락점(x) 양 쪽의 하부 게이트선(Gdown)을 잘라 내면 간단히 치유되지만, 상부 게이트선(Gup)과 데이터선(D)이 단락되는 경우에는 단락점(y) 양쪽의 상부 게이트선(Gup)을 잘라 내면 박막 트랜지스터까지 고립되어 그 박막 트랜지스터의 드레인 전극(8)과 연결되어 있는 화소 전극(10)에 항상 데이터 신호가 인가되어 항상 전압이 인가된다는 문제점이 있다. 특히 이러한 화소가 하나뿐일 때에는 별 문제가 없지만, 여러 곳에 이러한 결함이 발생하는 경우에는 액정 표시 장치 전체가 불량이 된다.Meanwhile, in the case of the liquid crystal display having the gate lines G up , G down, 1a, and 1b as shown in FIG. 2, the upper and lower gate lines G up and G down and the data line D once each. If the intersection (x, y) is a short circuit between the lower gate line G down and the data line D, the lower gate line G down on both sides of the shorting point x is cut out. In the case where the upper gate line G up and the data line D are short-circuited, the upper gate line G up of both short-circuit points y is cut off to isolate the thin film transistor and drain electrodes of the thin film transistor. There is a problem that a data signal is always applied to the pixel electrode 10 connected to (8) so that a voltage is always applied. In particular, when there is only one such pixel, there is no problem, but when such a defect occurs in various places, the entire liquid crystal display is defective.

본 발명은 이러한 문제점을 해결하기 위한 것으로서, 게이트선과 데이터선의 단락을 모두 수리할 수 있도록 하는 데에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object thereof is to enable repair of short circuits between a gate line and a data line.

이러한 본 발명에 따른 행렬형 표시 장치는 다수의 화소 영역이 행렬의 형태로 형성되어 있는 행렬형 표시 장치로서, 각 화소 영역의 상하 경계를 각각 이루며 가로로 형성되어 있는 상부 게이트선, 각 화소 영역의 사이에 세로로 형성되어 있으며 상부 및 하부 게이트선과 절연되어 교차하는 데이터선, 화소 영역 안에 형성되어 있으며 투명 도전 물질로 이루어진 화소 전극, 그리고 상부 게이트선과 연결되어 있는 게이트 전극과 데이터선과 연결되어 있는 소스 전극 및 화소 전극과 연결되어 있는 드레인 전극을 갖춘 트랜지스터를 포함하며, 데이터선과 상부 게이트선의 교차점은 소스 전극과 데이터선의 연결점과 평면적으로 분리되어 있다.The matrix display device according to the present invention is a matrix display device in which a plurality of pixel regions are formed in the form of a matrix. The matrix display device includes upper gate lines and horizontally formed upper and lower boundaries of each pixel region. A data line formed vertically between and insulated from and intersecting the upper and lower gate lines, a pixel electrode formed in the pixel region and made of a transparent conductive material, and a gate electrode connected to the upper gate line and a source electrode connected to the data line And a transistor having a drain electrode connected to the pixel electrode, wherein an intersection point of the data line and the upper gate line is planarly separated from a connection point of the source electrode and the data line.

여기에서 게이트 전극은 상부 게이트선의 분지인 것이 바람직하며, 특히, 데이터선과 평행한 것이 좋다.Here, the gate electrode is preferably a branch of the upper gate line, and particularly preferably parallel to the data line.

그리고, 게이트선은 데이터선과 상부 게이트선의 교차점 부근에서 바깥으로 휘어져 교차점 부근의 빈 공간이 넓어져 있는 것이 후에 상부 게이트선을 절단할 때 데이터선에 손상을 입히지 않아 좋다.The gate line is bent outward near the intersection of the data line and the upper gate line, so that the empty space near the intersection point does not damage the data line when cutting the upper gate line later.

여기에서, 각 화소 영역의 경계를 이루는 보조 게이트선을 더 포함할 수 있으며, 이 때 보조 게이트선은 상부 및 하부 게이트선을 서로 연결할 수 있다.The auxiliary gate line may further include an auxiliary gate line forming a boundary of each pixel area, and the auxiliary gate line may connect the upper and lower gate lines to each other.

이러한 행렬형 표시 장치에서 게이트선과 데이터선의 단락으로 인한 결함을 수리하는 방법은, 게이트선과 데이터선의 교차점이 단락되면 교차점 좌우의 게이트선을 절단하는 단계를 포함한다. 즉, 데이터선과 상부 게이트선의 교차점은 소스 전극과 데이터선의 연결점과 평면적으로 분리되어 있어 데이터선이나 소스 전극에 손상을 입히지 않고 상부 게이트선을 절단하여 단락을 수리할 수 있다.In such a matrix type display device, a method for repairing a defect due to a short circuit between a gate line and a data line includes cutting a gate line to the left and right of the intersection when the intersection point of the gate line and the data line is shorted. That is, since the intersection of the data line and the upper gate line is separated from the connection point of the source electrode and the data line in a plane, the short circuit can be repaired by cutting the upper gate line without damaging the data line or the source electrode.

그러면, 첨부한 도면을 참고로 하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명에 따른 행렬형 표시 장치의 실시예를 아래에서 상세히 설명한다.Next, embodiments of the matrix display device according to the present invention will be described in detail below with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention.

먼저, 본 발명에 따른 실시예에서는 박막 트랜지스터의 게이트 전극이 게이트선의 분지로 따로 돌출되어 형성되어 있고, 데이터선과 상부 게이트선의 교차점이 게이트 전극의 분지점 및 소스 전극의 분지점과는 어느 정도의 거리를 두고 있다.First, in the embodiment of the present invention, the gate electrode of the thin film transistor is formed to protrude separately into the branch of the gate line, and the intersection point of the data line and the upper gate line is a certain distance from the branch point of the gate electrode and the branch point of the source electrode. I put it.

본 실시예를 제3도를 참고로 하여 상세히 설명한다.This embodiment will be described in detail with reference to FIG.

제3도에서 보면, 상부 게이트선(Gup)의 제2가로부(Gh2)가 데이터선(D)과 교차하도록 되어 있고 제2세로부(Gv2)는 데이터선(D)의 오른 쪽에 형성되어 있으며, 게이트 전극(2)은 제2가로부(Gh2)로부터 위로 돌출하여 있는 분지이고, 데이터선(D)과 상부 게이트선(Gup)의 교차점이 게이트 전극(2)의 분지점 및 소스 전극의 분지점과는 어느 정도의 거리를 두고 있다는 점이 제2도에 도시한 종래의 구조와는 다르다.In FIG. 3, the second horizontal portion G h2 of the upper gate line G up intersects the data line D, and the second vertical portion G v2 is located on the right side of the data line D. FIG. The gate electrode 2 is a branch which protrudes upward from the second horizontal portion G h2 , and the intersection of the data line D and the upper gate line G up is a branch point of the gate electrode 2. And a distance from the branching point of the source electrode is different from the conventional structure shown in FIG.

이렇게 형성하는 경우 상부 게이트선(Gup)과 데이터선(D)의 단락이 발생하더라도 교차부(y) 좌우의 상부 게이트선(Gup)을 절단(a, b)하면 박막 트랜지스터가 고립되지 않고도 게이트선(Gup, Gdown)의 수리가 가능하다.In this case, even if a short circuit occurs between the upper gate line G up and the data line D, the thin film transistors are not isolated when the upper gate lines G up on the left and right sides of the intersection y are cut (a, b). Repair of the gate lines G up and G down is possible.

한편, 여기에서 상부 게이트선(Gup)을 잘라 낼 때 데이터선(D)에 손상이 가지 않도록 하기 위해서는 일정 정도의 공간이 필요하다. 이를 위하여 상부 게이트선(Gup)과 데이터선(D)의 교차부(y) 부근의 게이트선(Gup, Gdown,1a, 1b)들은 교차부(y) 바깥쪽으로 굽어 있는 구조로 되어 있다.On the other hand, when cutting the upper gate line G up here, a certain amount of space is required to prevent damage to the data line D. FIG. To this end, the gate lines G up , G down, 1a, and 1b near the intersection y of the upper gate line G up and the data line D are bent toward the outside of the intersection y. .

또, 박막 트랜지스터의 게이트 전극(2)이 상부 게이트선(Gup)의 일부가 아니라 상부 게이트선(Gup)에서 갈라져 나온 분지이기 때문에 박막 트랜지스터에 불량이 생기더라도 게이트 전극(2)을 절단하여 상부 게이트선(Gup)으로부터 분리시켜 주면 상부 게이트선(Gup)을 절단하지 않고도 간단히 수리된다.Further, by cutting the gate electrode (2) even if the advent of defects in the thin film transistor due to the gate electrode 2 of the TFT this is not part of the upper gate line (G up) spun from the upper gate line (G up) branched When the upper gate line G up is separated from the upper gate line G up , it is easily repaired without cutting the upper gate line G up .

이와 같이, 본 발명에서는 공정 수를 증가하거나, 개구율을 감소시키지 않고도, 효율적으로 게이트선과 데이터선의 단락으로 인한 결함을 수리하고 박막 트랜지스터의 불량을 수리할 수 있다.As described above, in the present invention, it is possible to efficiently repair defects caused by short-circuits of the gate lines and data lines and to repair defects of the thin film transistors without increasing the number of processes or decreasing the aperture ratio.

Claims (7)

다수의 화소 영역이 행렬의 형태로 형성되어 있는 행렬형 표시 장치로서, 상기 각 화소 영역의 상하 경계를 각각 이루며 가로로 형성되어 있는 상부 및 하부 게이트선, 상기 각 화소 영역의 사이에 세로로 형성되어 있으며 상기 상부 및 하부 게이트선과 절연되어 교차하는 데이터선, 상기 화소 영역 안에 형성되어 있으며 투명 도전 물질로 이루어진 화소 전극, 그리고 상기 상부 게이트선과 연결되어 있는 게이트 전극과 상기 데이터선과 연결되어 있는 소스 전극 및 상기 화소 전극과 연결되어 있는 드레인 전극을 갖춘 트랜지스터를 포함하며, 상기 데이터선과 상기 상부 게이트선의 교차점은 상기 소스 전극과 상기 데이터선의 연결점과 평면적으로 분리되어 있는 행렬형 표시 장치.A matrix type display device in which a plurality of pixel regions are formed in a matrix form, wherein the upper and lower gate lines are formed vertically along the upper and lower boundaries of each pixel region, and are vertically formed between the pixel regions. A data line insulated from and intersecting the upper and lower gate lines, a pixel electrode formed in the pixel region, and made of a transparent conductive material, a gate electrode connected to the upper gate line, and a source electrode connected to the data line; And a transistor having a drain electrode connected to a pixel electrode, wherein an intersection point of the data line and the upper gate line is planarly separated from a connection point of the source electrode and the data line. 제1항에서, 상기 게이트 전극은 상기 상부 게이트선의 분지인 행렬형 표시 장치.The matrix type display device of claim 1, wherein the gate electrode is a branch of the upper gate line. 제1항 또는 제2항에서, 상기 게이트 전극은 상기 데이터선과 평행한 행렬형 표시 장치.The matrix type display device of claim 1, wherein the gate electrode is parallel to the data line. 제3항에서, 상기 게이트선은 상기 데이터선과 상기 상부 게이트선의 교차점 부근에서 바깥으로 휘어져 상기 교차점 부근의 빈 공간이 넓어져 있는 행렬형 표시 장치.4. The matrix display device of claim 3, wherein the gate line is bent outward near an intersection point of the data line and the upper gate line so that an empty space near the intersection point is widened. 제1항에서, 상기 각 화소 영역의 경계를 이루는 보조 게이트선을 더 포함하는 행렬형 표시 장치.The matrix display device of claim 1, further comprising an auxiliary gate line that forms a boundary of each pixel area. 제5항에서, 상기 보조 게이트선은 상기 상부 및 하부 게이트선을 서로 연결하는 행렬형 표시 장치.The matrix display device of claim 5, wherein the auxiliary gate line connects the upper and lower gate lines to each other. 다수의 화소 영역이 행렬의 형태로 형성되어 있는 행렬형 표시 장치의 수리 방법으로서, 상기 각 화소 영역의 상하 경계를 각각 이루며 가로로 형성되어 있는 상부 및 하부 게이트선, 그리고, 상기 상부 게이트선과 연결되어 있는 게이트 전극을 형성하는 단계, 상기 게이트선 및 상기 게이트 전극을 덮는 절연층를 형성하는 단계, 상기 각 화소 영역의 사이에 세로로 상기 게이트선과 교차하는 데이터선과, 상기 데이터선과 연결되어 있으며 상기 데이터선과 상기 상부 게이트선의 교차점은 상기 소스 전극과 상기 데이터선의 연결점과 평면적으로 분리되어 있는 소스 전극 및 상기 소스 전극과 마주 보고 있는 드레인 전극을 형성하는 단게, 상기 게이트선과 상기 데이터선의 교차점이 단락되면 상기 교차점 좌우의 상기 게이트선을 절단하는 단계를 포함하는 행렬형 표시 장치의 수리 방법.A repair method of a matrix display device in which a plurality of pixel regions are formed in a matrix form, the upper and lower gate lines being formed horizontally while forming upper and lower boundaries of each pixel region, and connected to the upper gate line. Forming a gate electrode, an insulating layer covering the gate line and the gate electrode, a data line crossing the gate line vertically between each pixel region, and connected to the data line and the data line An intersection point of an upper gate line forms a source electrode which is planarly separated from a connection point of the source electrode and the data line, and a drain electrode facing the source electrode, and when the intersection point of the gate line and the data line is shorted, Cutting the gate line Repair method of the matrix display device.
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