KR0179557B1 - 반도체 소자의 미세 콘택홀 형성방법 - Google Patents

반도체 소자의 미세 콘택홀 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 콘택홀 형성방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 콘택홀 형성시 BPSG(borophosphosilicate glass)의 플로우 현상을 이용하여 미세한 콘택홀을 형성할 수 있는 반도체 소자의 미세 콘택홀 형성방법에 관한 것으로, 본 발명에 의하면, 층간 평탄화 막이 BPSG막의 플로우시 부분적으로 부풀음 현상을 이용하여 새로운 노광장비의 요구없이 미세한 콘택홀을 형성하므로써, 콘택 마진을 확보하여 금속 공정시 전기적 쇼트를 방지하므로써 소자의 제조 수율을 증대시킨다.

Description

반도체 소자의 미세 콘택홀 형성방법
제1도는 종래의 반도체 소자의 콘택홀 형성방법을 설명하기 위한 도면.
제2도 (a) 내지 (e)는 본 발명의 실시예1에 따른 반도체 소자의 미세 콘택홀 형성방법을 설명하기 위한 도면.
제3도 (a) 내지 (d)는 본 발명의 실시예2에 따른 반도체 소자의 미세 콘택홀 형성방법을 설명하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 반도체 기판 12,22 : 필드 산화막
13,23 : 게이트 전극 14,24 : 접합 영역
15,25 : 제1IPO층 16,26 : 제1BPSG막
17 : 제2IPO층 18,28 : 제2BPSG막
19 : 제3IPO층 27 : 도핑된 실리콘층
29 : 비도핑 산화막 20,32 : 미세 콘택홀
30 : 콘택홀 31,41 : 마스크 패턴
본 발명은 반도체 소자의 미세 콘택홀 형성방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 콘택홀 형성시 BPSG(borophosphosilicate glass)의 플로우 현상을 이용하여 미세한 콘택홀을 형성할 수 있는 반도체 소자의 미세 콘택홀 형성방법에 관한 것이다.
통상적으로, 반도체 소자의 제조 공정에 있어서, 콘택홀(contact hole)은 하부에 형성된 전극 배선과 상부의 전극 배선을 전기적으로 접속시키기 위한 접속공을 말한다. 그러나, 소자의 고집적화와 더불어 콘택홀의 크기 또한 미세한 직경을 요구하고 있다.
종래의 반도체 소자의 미세 콘택홀 형성방법은 반도체 기판(1) 상부의 소정 영역에 필드 산화막(2)을 형성하고, 활성 영역의 적소에 게이트 전극(3) 및 접합 영역(4)을 공지된 기술로 형성한다. 그런다음, 전체 구조 상부에 제1IPO(5 : inter poly oxide)층을 소정 두께로 형성한 다음, 제1IPO층(5) 상부에 제1BPSG막(6), 제2IPO층(7)과 제2BPSG(8) 및 제3IPO층(9)을 순차적으로 형성한다. 그후, 상기 제3IPO층(10) 상부에 미세한 콘택홀을 형성하기 위한 마스크 패턴(도시되지 않음)을 형성한다. 이때, 마스크 패턴은 현재의 포토리소그라피 공정으로 형성할 수 있는 최소직경을 갖는다. 상기 마스크 패턴을 이용하여 하부의 접합 영역이 노출되도록 식각하면, 제1도에 도시된 바와 같은 콘택홀(30)을 형성하게 된다.
그러나, 상기한 종래의 콘택홀 형성방법에 의하여 미세 콘택홀을 형성하게 되면, 현재의 노광장비, 예를들어 I-선 스텝퍼(stepper) 또는 엑시머 레이저 노광장비와 같은 장비로는 0.4㎛이하의 미세한 콘택홀을 형성하기 불가능하고, 오정렬 정밀도가 ±0.11㎛임을 감안하여 볼때, 극히 작은 오정렬에도 불구하고, 게이트 전극과 비트 라인 또는 전하 저장 전극사이의 전기적 쇼트가 발생하여 소자의 신뢰성 저하 및 제조 수율을 저하시키는 문제점이 존재하였다.
따라서, 본 발명은 전술한 종래의 문제점을 해결하기 위한 것으로, 기존의 노광장비를 이용하여 미세한 콘택홀을 형성하므로써, 전극과 전극 사이에 전기적 쇼트의 발생을 방지하고, 반도체 소자의 신뢰성 향상 및 제조수율을 증대시킬 수 있는 반도체 소자의 미세 콘택홀 형성방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상부에 필드 산화막, 게이트 전극 및 접합 영역을 형성하는 단계; 상기 구조물 상부에 제1IPO층과 플로우된 제1BPSG막을 형성하는 단계; 상기 제1BPSG막 상부에 제2IPO층과 제2BPSG 및 제3IPO층을 순차적으로 형성하는 단계; 상기 제3IPO층 상에 소정 크기의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 형태로 제3IPO층과 제2BPSG막을 식각하는 단계; 상기 제2BPSG막을 열처리하여 플로우하는 단계; 상기 플로우된 제2BPSG막의 형태로 제2IPO층과 제1BPSG막 및 제1IPO층을 제거하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법을 제공한다.
또한, 본 발명은 반도체 기판 상부에 필드 산화막, 게이트 전극 및 접합 영역을 형성하는 단계; 상기 구조물 상부에 제1IPO층과 플로우된 제1BPSG막을 형성하는 단계; 상기 제1BPSG막 상부에 도프트 실리콘층과 제2BPSG 및 도핑이 이루어지지 않은 산화막을 순차적으로 형성하는 단계; 상기 도핑이 이루어지지 않은 산화막상에 소정 크기의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 형태로 도핑이 이루어지지 않은 산화막과 제2BPSG막을 식각하는 단계; 상기 제2BPSG막을 열처리하여 플로우하는 단계; 상기 플로우된 제2BPSG막의 형태로 도핑된 실리콘과 제1BPSG막 및 제1IPO층을 제거하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 자세히 설명하도록 한다.
[실시예 1]
첨부한 도면 제2도 (a) 내지 (e)는 본 발명의 일실시예에 따른 반도체 소자의 미세 콘택홀 형성방법을 설명하기 위한 도면으로써, 먼저, 제2도 (a)에 도시된 바와같이, 반도체 기판(11) 상부의 소정 영역을 선택적으로 산화에 의하여 필드 산화막(12)을 형성한 다음, 상기 필드 산화막(12)이 형성되지 않은 그 밖의 영역에 공지된 방법에 따라 게이트 전극(13) 및 소오스, 드레인 전극을 형성하기 위한 접합 영역(14)을 형성한다. 그리고, 상기 전체 구조 상부에 상부층과의 절연을 위하여 제1IPO층(15)을 500 내지 1000Å의 두께로 형성한 다음, 그 상부에 제1BPSG막(16)을 소정 두께로 형성하고, 약 650 내지 800℃의 온도 범위에서 플로우(flow) 공정을 진행한다. 그후, 상기 플로우된 제1BPSG막(16) 상부에 화학 기상 증착(CVD : chemical vapor deposition)방식에 의하여 제2IPO층(17)을 약 1000Å 안팎의 두께로 형성한 다음, 상기 제2IPO층(17) 상부에 절연 및 평탄화를 위하여 제2BPSG막(18)을 2500 내지 3500Å의 두께로 형성한다. 이때 상기 제2BPSG막(18)은 증착 후, 플로우 공정을 진행하지 않는다. 이어서, 상기 제2BPSG막(18) 상부에 6000 내지 7000Å 두께의 제3IPO층(19)을 약 700℃의 온도 범위에서 증착함이 바람직하다. 상기 약 700℃ 정도의 온도 범위에서 제2IPO층(19)을 증착하는 이유는 하부의 제2BPSG의 물성 변화를 최소한도로 줄이기 위함이다.
그런다음, 제2도 (b)에 도시된 바와 같이, 상기 형성된 제3IPO층(19) 상부에 포토 리소그라피 공정에 의하여 마스크 패턴(31)을 형성한 다음, 상기 마스크 패턴(31)의 형태로 하부의 제3IPO층(19)과 제2BPSG막(18)까지 식각한다. 이때, 마스크 패턴간의 폭은 이후 공정을 감안하여 현재의 노광 한계인 0.4 내지 0.5㎛ 정도가 되도록 형성함이 바람직하다. 그후, 상기 마스크 패턴을 제거한다.
그런다음, 상기 제2BPSG막(18)을 질소 분위기하의 700 내지 900℃의 온도 범위에서 플로우 공정을 진행한다. 이렇게 하면, 제2도 (c)에 도시된 바와 같이, 노출된 제2BPSG막(18)이 플로우되어 양측벽부가 볼록하게 부풀어 오르게 된다. 이때, 상기 플로우에 의하여 부풀어 오름의 정도는 플로우 온도와 시간에 의하여 제어되고, 상기와 같은 플로우 공정에 의하여 부가적으로 하부의 제2IPO층(17)이 단단해진다.
그후, 제2도 (d)에서와 같이, 상기 부풀어 오른 제2BPSG막(18)을 자기 정렬 마스크로 하여 하부의 제2IPO층(17)을 식각한다. 이때, 부풀어 오른 제2BPSG막(18)은 고온에서 플로우 공정을 진행하였으므로, 하부의 제2IPO층(17)과는 건식 식각비의 차이를 비슷하게 조절할 수 있다.
그후, 부풀어 오른 제2BPSG막(18)을 마스크로 하여 하부의 제1BPSG막(16) 및 제1IPO층(15)을 식각하게 되면, 상부의 제3IPO층(19)은 2500Å 정도만 남게 식각되고, 제2도 (e)에 도시된 바와 같은 미세직경을 갖는 콘택홀(20)을 형성하게 된다.
[실시예 2]
첨부한 도면 제3도 (a) 내지 (d)는 본 발명에 따른 반도체 소자의 미세 콘택홀 형성방법에 관한 것으로, 먼저, 제3도 (a)에 도시된 바와 같이, 반도체 기판(21) 상부에 공지된 방법에 따라 필드 산화막(22), 게이트 전극(23) 및 접합 영역(24)을 형성한 다음, 전체 구조 상부에 제1IPO층(25)을 소정 두께로 형성한다. 이어서, 상기 제1IPO층(25) 상부에 평탄화 절연막인 제1BPSG막(26)을 소정 두께로 형성하여 플로우시킨 다음, 연속적으로 300 내지 500Å 두께의 도핑된 실리콘층(27)과 1500 내지 2000Å 두께 정도의 제2BPSG막(28) 및 400 내지 500Å 두께의 도핑이 이루어지지 않은 비도핑 산화막(29)을 순차적으로 형성한다. 이때, 상기 제2BPSG막은 플로우가 이루어지지 않은 막이다.
그후, 제3도 (b)에 도시된 바와 같이, 상기 비도핑 산화막(29) 상부에 미세한 콘택홀을 형성하기 위하여, 노광 장비, 예를들어 I- 선 스텝퍼를 이용하여 0.4 내지 0.5㎛ 정도의 패턴 간격을 갖도록 마스크 패턴(41)을 형성한다. 그리고 나서, 상기 마스크 패턴(41)에 의하여 하부의 비도핑 산화막(29)과 제2BPSG막(28)을 이방성 식각한다.
그런다음, 상기 마스크 패턴을 제거하고, 로(furnace) 내의 온도를 약 700 내지 900℃로 하고, 질소 분위기를 조성하여 상기 형성된 시편을 열처리하면, 상기 비도핑 산화막(29)과 제2BPSG막(28)사이의 스트레스차에 기인하여 콘택홀 내벽의 BPSG막(28)이 볼록하게 부풀어 오르게 된다. 상기 부풀어 오르는 정도는 상기 실시예1과 동일하게 조절할 수 있다. 그런다음, 부풀어 오른 제2BPSG막(28)을 식각 마스크로 하여 하부의 도핑된 실리콘층(27)을 식각하면 제3도 (c)에 도시된 바와 같이 된다. 따라서, 상기 식각이 이루어진 도핑된 실리콘층(27)이 본 발명에 따른 자기 정렬된 콘택홀 식각 마스크가 된다.
그후, 상기 식각이 이루어진 도핑된 실리콘층(27)의 형태로 하부의 제1BPSG막(26) 및 제1IPO층(25)을 기판부가 노출되도록 이방성 식각에 의하여 제거하면, 제3도 (d)에 도시된 바와 같이, 미세한 콘택홀(32)이 형성된다. 이때, 상기 하부의 제1BPSG막(26) 및 제1IPO층(25)의 제거 공정시, 상층의 비도핑 산화막(29)과 제2BPSG막(28)이 더불어 제거됨을 도면을 통하여 알 수 있다. 이렇게 하면, 상기 제1BPSG막(26) 상부에 존재하는 도핑된 실리콘층(27)이 존재하게 되는데 이는 후속의 금속배선 공정시 전도체의 역할을 하므로 제거하지 않아도 무방하다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 층간 평탄화막이 BPSG막의 플로우시 부분적으로 부풀음 현상을 이용하여 새로운 노광장비의 요구 없이 미세한 콘택홀을 형성할 수 있고, 콘택 마진을 확보하여 금속 공정시 전기적 쇼트를 방지하므로써 소자의 신뢰성 향상 및 제조 수율을 증대시킨다.

Claims (10)

  1. 반도체 기판 상부에 필드 산화막, 게이트 전극 및 접합 영역을 형성하는 단계; 상기 구조물 상부에 제1IPO층과 플로우된 제1BPSG막을 형성하는 단계; 상기 제1BPSG막 상부에 제2IPO층과 제2BPSG 및 제3IPO층을 순차적으로 형성하는 단계; 상기 제3IPO층 상에 소정 크기의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 형태로 제3IPO층과 제2BPSG막을 식각하는 단계; 상기 제2BPSG막을 열처리하여 플로우하는 단계; 상기 플로우된 제2BPSG막의 형태로 제2IPO층과 제1BPSG막 및 제1IPO층을 제거하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  2. 제1항에 있어서, 상기 제2BPSG막을 플로우시키기 위한 열처리 단계는 질소 분위기 하에서 700 내지 900℃의 온도 범위로 형성하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 제2BPSG막의 두께는 2500 내지 3500Å인 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  4. 제1항에 있어서, 상기 제3IPO층은 650 내지 750℃의 온도 범위에서 6000 내지 7000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  5. 제1항에 있어서, 상기 콘택홀을 형성하기 위한 마스크 패턴간의 폭은 0.4 내지 0.5㎛ 정도로 하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  6. 반도체 기판 상부에 필드 산화막, 게이트 전극 및 접합 영역을 형성하는 단계; 상기 구조물 상부에 제1IPO층과 플로우된 제1BPSG막을 형성하는 단계; 상기 제1BPSG막 상부에 도프트 실리콘층과 제2BPSG 및 도핑이 이루어지지 않은 산화막을 순차적으로 형성하는 단계; 상기 도핑이 이루어지지 않은 산화막상에 소정 크기의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴의 형태로 도핑이 이루어지지 않은 산화막과 제2BPSG막을 식각하는 단계; 상기 제2BPSG막을 열처리하여 플로우하는 단계; 상기 플로우된 제2BPSG막의 형태로 도핑된 실리콘을 식각하는 단계; 상기 식각이 이루어진 도핑된 실리콘의 형태로 제1BPSG막 및 제1IPO층을 제거하여 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  7. 제6항에 있어서, 상기 제2BPSG막을 플로우시키기 위한 열처리 단계는 질소 분위기 하에서 700 내지 900℃의 온도 범위로 형성하는 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  8. 제6항 또는 제7항에 있어서, 상기 제2BPSG막의 두께는 1500 내지 2000Å인 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  9. 제6항 또는 제7항에 있어서, 상기 도핑이 이루어지지 않은 산화막의 두께는 400 내지 500Å인 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
  10. 제6항에 있어서, 상기 도핑된 실리콘층의 두께는 300 내지 500Å인 것을 특징으로 하는 반도체 소자의 미세 콘택홀 형성방법.
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