KR0178788B1 - 세라믹 팩키지의 제조방법 - Google Patents

Abstract

본 발명은 세라믹 팩키지 또는 다층회로기판등의 제조공정중 회로형성시 배선길이에 따라 조성이 다른 도체페이스트를 사용하여 전기 도금시의 도금속도 및 제품특성을 향상시킴을 특징으로 하는 세라믹 팩키지의 제조방법에 관한 것이다.

즉, 복잡하고 각 배선의 길이가 다른 패턴(pattern)이 회로중에 존재할 때 길이가 긴 회로부에는 전기저항치가 낮은 도체용 페이스트를 사용하고 길이가 짧은 회로부에는 전기저항치가 높은 도체용 페이스트를 사용하여 전기저항을 비슷하게 만들어 도금두께를 균일하게 제조함으로서 도금후 공정을 양호하게 만들고, 고속도금으로 생산속도를 향상시킬 수 있는 방법에 관한 것이다.

Description

세라믹 패키지의 제조방법

제1도는 페이스트(paste)의 고형분 비율에 따른 회로의 전기저항을 나타내는 그래프이고,

제2도는 본 발명의 방법에 따른 세라믹 팩키지 제조에 있어서, 형성될 수 있는 각각의 그린 시이트(green sheet)의 일례를 나타내는 것이며,

제3도는 본 발명에 따라 제조된 완제품의 평면도를 나타내는 것이다.

* 도면의 주요부분에 대한 부호의 설명

1~28 : 패드(pad) 번호 31 : 1층용 그린 시이트

32 : 2층용 그린 시이트 33 : 3층용 그린 시이트

34 : 4층용 그린 시이트 35 : 본 발명 페이스트 A로 인쇄한 회로

36 : 본 발명의 페이스트 B로 인쇄한 회로

본 발명은 세라믹 팩키지의 제조방법에 관한 것으로, 좀더 구체적으로는 세라믹 팩키지 또는 다층회로기판등의 제조공정중 회로형성시 배선길이에 따라 조성이 다른 도체페이스트를 사용하여 전기 도금시의 도금속도 및 제품특성을 향상시킴을 특징으로 하는 세라믹 팩키지의 제조방법에 관한 것이다.

일반적으로 세라믹 팩키지 제조시에 도체회로용 금속 표면층의 보호와 브레이징(brazing)재료와의 친화성 향상을 위하여 금속표면에 Ni 또는 Au 도금을 하게 된다.

특히, Ni 도금층은 내식성과 내산화성이 뛰어날 뿐만 아니라 Ag-Cu접합물(solder)과의 접착성이 우수하며, 접합물과 반응하여 취약한 중간화합물을 형성하지 않는 등의 보호층으로서 뛰어난 성능을 나타낸다.

그러나, 내부도체회로의 배선길이에 따라 전기도금후의 도금층 두께가 부위별로 달라지게 되고, 이로 인하여 회로설계가 복잡해지고 제품의 크기도 커지는 단점이 있었으며, 도금시간을 조절하여 도금속도를 빨리하면 도금층 두께의 편차는 더욱 커지게 된다.

즉, 도체회로가 형성된 세라믹 팩키지는 단자수가 증가하고 내부의 회로가 복잡해질수록 전기도금시에 부위별로 도금두께가 달라지게 되고, 이렇게 제조된 제품은 부분별 도금두께 미달현상 또는 부위별 도금두께 편차에 의해 IC실장 및 와이어 본딩(wire bonding)공정과 같은 도금후 공정에 많은 제약을 주게되며, 이로 인하여 회로설계 단계에서도 많은 어려움이 발생하게 된다.

따라서, 도금두께를 균일하게 하기 위해서는 각 배선부의 전기저항을 비슷하게 하여야 하며, 전기저항을 비슷하게 하기 위해서는 배선의 길이를 비슷하게 형성하거나 배선의 폭을 길이에 따라 다르게 제작하여 회로를 구성해야하므로 회로설비가 복잡해지고 제품의 크기도 커지는 단점이 있었다.

따라서, 본 발명의 목적은 전기도금층의 두께를 일정하게하여 도금층의 불균일로 인한 문제점을 해결한 세라믹 팩키지의 제조방법을 제공하는데 있다.

일반적으로, Ni전기도금시에 도금층 두께를 변화시킬 수 있는 많은 공정변수가 있으나, 이들 중에서 도금시간과 전류밀도는 서로 반비례의 관계를 가지고 있으므로 전류밀도를 높이면 고속도금이 가능해진다. 그러나, 고속도금시 부위별 도금두께 편차가 더욱 증가하므로 본 발명은 이를 해결하여 고속도금이 가능하도록 한 것이다.

본 발명을 좀더 구체적으로 설명하면 다음과 같다.

팩키지 내부의 도체에 있어서 배선 저항은 도체회로의 길이 차이에 따라 변하게 된다. 그러나, 본 발명자등은 도체페이스트 제조시 조합 성분비를 조절함으로써, 소성후 형성된 도체회로의 저항치를 조절할 수 있음을 발견하여 본 발명을 완성하였다.

즉, 제1도에 도시된 바와같이 페이스트의 고형분비(solid loading=고형분의 무게 ÷페이스트 전체의 무게)가 증가함으로서 도체회로의 저항치가 저하되므로 도체회로의 길이가 긴것은 고형분비가 높은 것으로, 도체회로가 길이가 짧은 것은 고형분비가 낮은 것을 사용하여 회로를 인쇄함으로써 배선저항을 비슷하게 조절한다.

상술한 방법으로 인쇄된 시이티를 라미네이트하고 절단하여 소성한 다음, Ni 전기도금을 행한다.

일례로, 제2도의 (c)와 같이 복잡하고 각 배선의 길이가 다른 패턴(pattern)이 회로중에 존재할 때는, 각 부위별로 길이에 따라 전기저항이 달라져 전기도금시 전류밀도차에 의한 도금두께 차이가 발생하므로 길이가 긴 회로부에는 전기저항치가 낮은 도체용 페이스트를 사용하고 길이가 긴 회로부에는 전기저항치가 낮은 도체용 페이스트를 사용하고 길이가 짧은 회로부에는 전기저항치가 높은 도체용 페이스트를 사용하면, 길이에 상관없이 전기저항이 비슷해지므로 전류밀도차에 의한 도금두께 차이는 발생하지 않게 된다.

다음의 실시예는 본 발명에 따른 세라믹 팩키지의 제조방법을 좀더 구체적으로 설명하는 것이지만, 본 발명의 범주를 한정하는 것은 아니다.

[실시예 1]

90% 알루미나를 함유한 세라믹 그린 시이트(ceramic green sheet) 표면에 고형분의 비율이 75%인 페이스트(이하 페이스트 B라 한다)를 제2도의 36에, 고형분의 비율이 85%인 페이스트(이하 페이스트 A라 한다)를 제2도의 35에 각각 스크린 프린팅(screen printing)을 행한다. 스크린 프린팅 공정은 325메쉬의 스크린을 사용하였으며, 프린팅의 두께는 15±2㎛가 되도록 하였다.

상술한 방법으로 프린팅한 시이트를 50℃에서 2Kg/cm²의 압력으로 5분간 라미네이팅(laminating)한 후, 절단하고 터널형의로(가열부의 온도 1,575~1,650℃, H₂/N₂= 30/70(SCFH), 이슬점 25℃)에서 소성한다.

소성된 시편을 5A/dm²로 5분 동안 (이하 조건 A라 한다) 또는 7A/dm²으로 2분동안 (이하 조건 B라 한다) Ni전기도금을 행하여 본 발명의 세라믹 팩키지를 제조하였다.

종래의 방법으로 제조된 소성 시편을 각각 조건 A' 및 B'로 전기도금한 것과 상기 방법으로 제조된 시편을 각각 조건 A' 및 B'로 전기도금한 것의 와이어 본딩 에러이(wire bonding area)의 도금두께를 β-스코프(β-scope)를 사용하여 측정하고 그 결과를 표 1과 2에 기재하였다.

상기 표 1 및 2로 부터 알 수 있는 바와같이 본 발명의 방법을 행한 후, 전기도금을 행하였을 때는 종래 방법보다 도금두께가 균일하였으며, 전류밀도를 향상시켜 고속도금을 행하더라도 도금두께가 균일하게 됨으로서 도금후 공정이 양호하고 고속도금으로 생산속도를 향상시킬 수 있음을 알 수 있다.

Claims (2)

1. 전자회로부품의 도체회로 형성시 배선길이에 따라 배선길이가 긴 부분에는 고형분 비율이 상대적으로 높은 도체 페이스트를 사용하고, 배선길이가 짧은 부분에는 고형분 비율이 상대적으로 낮은 도체 페이스트를 사용하여 인쇄함을 특징으로 하는 세라믹 팩키지의 제조방법.
2. 제1항에 있어서, 고체 페이스트는 고형분의 비율이 50~99%인 것을 2종 이상 사용함을 특징으로 하는 세라믹 팩키지의 제조방법.