KR0178598B1 - Packet composing circuit for hardware packet router - Google Patents
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Abstract
본 발명은 하드웨어 패킷 루터(30)에 인가되는 순수한 패킷 데이터(D0-D7)와 하드웨어 패킷 루터(30)을 재어하기 위한 제어 데이터 중 순수한 패킷 데이터(D0-D7)만을 데이터 버스와 하나의 9비트 FIFO(22)를 통해 하드웨어 패킷 루터(30)로 인가시키도록 된 하드웨어 패킷 루터를 위한 패킷 구성 회로에 관한 것이다.According to the present invention, only the pure packet data D0-D7 applied to the hardware packet router 30 and the control packet for controlling the hardware packet router 30 are pure packet data D0-D7 and the data bus and one 9-bit. A packet construction circuit for hardware packet routers adapted to be applied to the hardware packet routers 30 via the FIFO 22.
본 발명은 디코더(21)가 CPU(10)의 어드레스 데이터를 하드웨어 패킷 루터(30)를 제어하기 위한 제어 데이터로 변환하고, 9비트 FIFO(22)가 CPU(10)로부터 출력되어 쓰여지는 순수한 패킷 데이터(D0-D7)와 디코더(20)로부터 출력되어 쓰여지는 제어 데이터 중 순수한 패킷 데이터(D0-D7)의 시작과 끝을 알리는 스타트 플레그(D8)와 스톱 플레그 (D8)를 하드웨어 패킷 루터(30)로 안가시키며, 레지스터(23)가 디코더(21)로부터 출력되는 제어 데이터중 CPU(10)로부터 출력되는 순수한 패킷 데이터(D0-D7)의 전송이 완료되었음을 알려 하드웨어 패킷 루터(30)가 작동하여 패킷 전송을 개시하도록 하는 패킷 준비 신호(패킷INT, 패킷 EXT)를 출력하도록 되어 있다.In the present invention, the decoder 21 converts the address data of the CPU 10 into control data for controlling the hardware packet router 30, and the 9-bit FIFO 22 is outputted from the CPU 10 and written as a pure packet. The start flag D8 and the stop flag D8 indicating the start and end of the pure packet data D0-D7 among the control data output from the data D0-D7 and the decoder 20 are written to the hardware packet router 30. The hardware packet router 30 operates when the register 23 completes the transmission of the pure packet data D0-D7 output from the CPU 10 among the control data output from the decoder 21. A packet ready signal (packet INT, packet EXT) for starting packet transmission is output.
Description
제1도는 종래의 패킷 구성 회로를 도시한 블록도.1 is a block diagram showing a conventional packet construction circuit.
제2도는 본 발명에 따른 패킷 구성회로를 도시한 블록도.2 is a block diagram showing a packet construction circuit according to the present invention.
제3도는 본 발명에 따른 패킷 구성 회로의 작동 흐름도 및 픽스트 맵 방식도.3 is an operation flowchart and a pixmap scheme of a packet construction circuit according to the present invention.
제4도는 본 발명에 따른 패킷 구성 회로의 타이밍도이다.4 is a timing diagram of a packet construction circuit according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : CPU 20 : 8비트 FIFO10: CPU 20: 8-bit FIFO
21 : 디코더 22 : 9비트 FIFO21: decoder 22: 9-bit FIFO
23 : 레지스터 30 : 하드웨어 패킷 루터23: Register 30: hardware packet router
40 : 목적지 FIFO40: destination FIFO
본 발명은 하드웨어 패킷 루터(Hardware Packet Router)를 위한 패킷 구성회로에 관한 것으로 보다 상세히는 하드웨어 패킷 루터에 인가되는 순수한 패킷 데이터와 하드웨어 패킷 루터를 제어하기 위한 제어 데이터 중 순수한 패킷 데이터만을 데이터 버스와 FIFO를 통해 상기 하드웨어 패킷루터로 인가시키도록 된 하드웨어 패킷 루터를 위한 패킷 구성 회로에 관한 것이다.The present invention relates to a packet construction circuit for a hardware packet router. More specifically, only pure packet data among the pure packet data applied to the hardware packet router and the control data for controlling the hardware packet router are the data bus and the FIFO. The present invention relates to a packet construction circuit for a hardware packet router configured to be applied to the hardware packet router through a.
일반적으로 패킷 단위로 데이터를 주고 받는 패킷 전송 시스템에서는 하드웨어에 루터를 이용하여 하나의 소스로부터 송신되는 패킷 데이터를 다수의 목적지로 전송하도록 되어 있다. 예컨대 소스로부터 송신되는 패킷 데이터를 수신하는 목적지 주소가 M개일 때 소스의 패킷 데이터를 N×M(소드 대 목적지)의 구조로 정확하게 M개의 목적지까지 전달된다.In general, in a packet transmission system that sends and receives data in packet units, hardware uses a router to transmit packet data transmitted from one source to a plurality of destinations. For example, when there are M destination addresses for receiving packet data transmitted from the source, the packet data of the source is delivered to exactly M destinations in the structure of N × M (sword vs. destination).
제1도는 상기와 같은 하드웨어 패킷 루터를 위한 종래의 패킷 구성 회로를 도시한 블록도이다.1 is a block diagram showing a conventional packet construction circuit for such a hardware packet router.
제1도에 도시된 바와 같이, 하드웨어 패킷 루터(30)는 CPU(10)로부터 출력되어 두 개의 8비트 FIFO(20)를 통해 입력되는 순수한 패킷 데이터(D0-D7)와 상기 하드웨어 패킷 루터(30)를 그러나 제어하기 위한 제어 데이터(D8-D15)가 입력되면 패킷 데이터와 제어 데이터를 분석하여 자신이 패킷 전송을 담당하고 있는 목적지 FIFO(40)에 패킷 데이터를 전송하거나 또다른 하드웨어 패킷 루터(30)가 패킷 전송을 담당하고 있는 목적지 FIFO(40)에 패킷 데이터를 전송하도록 되어 있다.As shown in FIG. 1, the hardware packet router 30 outputs the pure packet data D0-D7 and the hardware packet router 30 output from the CPU 10 and input through two 8-bit FIFOs 20. However, when the control data (D8-D15) for controlling) is input, the packet data and the control data are analyzed to transmit the packet data to the destination FIFO 40, which is responsible for packet transmission, or another hardware packet router 30 ) Transmits packet data to the destination FIFO 40 in charge of packet transmission.
이때, 상기 하드웨어 패킷 루터(30)는 순수한 패킷 데이터와 함께 데이터 수신처(DA;Destination Address), 데이터 송신처(SA:Source Address), 패킷 데어터의 사이즈 등을 나타내는 패킷 헤더 정보를 상기 목적지 FIFO(40)에 전송한다.In this case, the hardware packet router 30 transmits packet header information indicating data destination (DA), data transmission destination (SA), packet data size, etc. together with pure packet data to the destination FIFO 40. To transmit.
또한, 상기 CPU(10)로부터 상기 하드웨어 패킷 루터(30)로 입력되는 하드웨어 패킷 제어 데어터에는 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터의 시작과 끝을 알리는 스타트 플레그와 스톱 플레그, 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터의 전송이 완료되었음을 알려 상기 하드웨어 패킷 루터(30)가 작동하여 패킷 전송응 개시하도록 하는 패킷 준비 신호(패킷 INT, 패킷 EXT)등이 포함되어 있다.In addition, the hardware packet control data input from the CPU 10 to the hardware packet router 30 includes a start flag and a stop flag indicating the start and end of the pure packet data output from the CPU 10, and the CPU 10. Packet ready signals (packet INT, packet EXT), etc., which inform the completion of the transmission of the pure packet data outputted from the C1) to the hardware packet router 30 to start packet transmission response.
예컨대, 상기 패킷 준비 신호중 패킷 INT(internal)신호가 하이 상태로 입력되면 상기 하드웨어 패킷 루터(30)는 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터의 전송이 완료되었음을 인식하고 자신이 패킷 전송을 담당하고 있는 목적지 FIFO(40)에 패킷 데이터를 전송한다.For example, when a packet INT (internal) signal of the packet ready signal is input to a high state, the hardware packet router 30 recognizes that transmission of pure packet data output from the CPU 10 is completed and is responsible for packet transmission. Packet data is transmitted to the destination FIFO 40.
반면에, 상기 패킷 준비 신호중 패킷 EXT(External)신호가 하이 상태로 입력되면 상기 하드웨어 패킷 루터(30)는 상기 CPU(10)로부터 출력되는 순수한 패컷 데이터의 전송이 완료되었음을 인식하고 또다른 하드웨어 패킷 루터(30)가 패킷 전송을 담당하고 있는 목적지 FIFO(40)에 패킷 데이터를 전송한다.On the other hand, when the packet EXT (External) signal of the packet ready signal is input to the high state, the hardware packet router 30 recognizes that transmission of pure packet data output from the CPU 10 is completed, and another hardware packet router 30 transmits the packet data to the destination FIFO 40 in charge of packet transmission.
하지만, 상기와 같은 종래의 하드웨어 패킷 루터를 위한 패킷 구성 회로는 제1도에 도시된 바와같이, 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터 (D0-D7)와 상기 하드웨어 패킷 루터(30)를 제어하기 위한 제어 데어터(D8-D15)를 데어터 버스와 서로 병렬로 접속된 두 개의 8비트 FIFO(20)를 통해 상기 하드웨어 패킷 루터(30)로 인가시키도록 되어 있기 때문에 CPU(10)에 과중한 부하(Load)가 걸리는 문제점이 있다.However, the packet construction circuit for the conventional hardware packet router as shown in FIG. 1 uses the pure packet data D0-D7 and the hardware packet router 30 output from the CPU 10 as shown in FIG. Since the control data D8-D15 for controlling is applied to the hardware packet router 30 through two 8-bit FIFOs 20 connected in parallel with the data bus, an excessive load on the CPU 10 is achieved. There is a problem with (Load).
즉, 상기 CPU(10)가 두 개의 8비트 FIFO(20)에 순수한 패킷 데이터(D0-D7)와 상기 하드웨어패킷 루터(30)를 제어하기 위한 제어 데이터(D8-D15)를 쓰기 위해서는 순수한 패킷 데어터(D0-D7)가 쓰여지는 8비트 FIFO(20)를 위한 칩셀렉터(CS1)신호와 상기 하드웨어 패킷 루터(30)를 제어하기 위한 제어 데이터(D8-D15)가 쓰여지는 8비트 FIFO(20)를 위한 칩셀렉터(CS2)를 만들어야 하기 때문에 상기 CPU(10)에 과중한 부하가 걸리는 문제점이 있다.That is, in order for the CPU 10 to write pure packet data D0-D7 and control data D8-D15 for controlling the hardware packet router 30 to two 8-bit FIFOs 20, pure packet data. 8-bit FIFO 20 in which chip selector CS1 signal for 8-bit FIFO 20 to which D0-D7 is written and control data D8-D15 for controlling the hardware packet router 30 are written. Since the chip selector CS2 needs to be made, there is a problem in that the CPU 10 is overloaded.
따라서, 본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서 , 본 발명의 목적은 하드웨어 패킷 루터에 인가되는 순수한 패킷 데이터와 하드웨어 패킷 루터를 제어하기 위한 제어 데이터 중 순수한 패킷 데이터만을 데이터 버스와 하나의 9비트 FIFO를 통해 상기 하드웨어 패킷 루터로 인가시키도록 된 하드웨어 패킷 루터를 위한 패킷 구성 회로에 관한 것이다.Accordingly, an object of the present invention is to overcome the above-mentioned conventional problems, and an object of the present invention is to provide a data bus and one of pure packet data, which is applied to a hardware packet router and control data for controlling the hardware packet router. Packet construction circuitry for hardware packet routers adapted to be applied to said hardware packet routers via a 9-bit FIFO.
상기 본 발명의 목적을 달성하기 위한 하드웨어 패킷 루터를 위한 패킷 구성 회로는 CPU의 어드레스 데이터를 하드웨어 패킷 루터를 제어하기 위한 제어데이터로 변환하는 디코더와, 상기 CPU로부터 출력되어 쓰여지는 순수한 패킷데이터와 상기 디코더로부터 출력되어 쓰여지는 제어 데이터 중 순수한 패킷 데이터의 시작과 끝을 알리는 스타트 플레그와 스톱 플레그를 하드웨어 패킷 루터로 인가시키는 9비트 FIFO 및, 상기 디크더로부터 출력되는 제어 데이터 중 상기 CPU로부터 출력되는 순수한 패킷 데이터의 전송이 완료되었음을 알려 상기 하드웨어 패킷 루터가 작동하여 패킷 전송을 개시되도록 하는 패킷 준비 신호를 출력하는 레지스터로 구성된 것을 특징으로 한다.A packet construction circuit for a hardware packet router for achieving the object of the present invention includes a decoder for converting address data of a CPU into control data for controlling a hardware packet router, pure packet data outputted from the CPU, and Of the control data output from the decoder, a 9-bit FIFO that applies a start flag and a stop flag indicating the start and end of pure packet data to the hardware packet router, and the pure data output from the CPU among the control data output from the decoder. And a register for outputting a packet ready signal for informing that the transmission of the packet data is completed and to start the packet transmission by operating the hardware packet router.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 따른 패킷 구성 회로를 도시한 블록도이다.2 is a block diagram showing a packet construction circuit according to the present invention.
디코더(21)는 CPU(10)이 아래의 9비트 FIFO(22)에 순수한 패킷 데이터 (D0-D7)를 쓰기 위한 칩셀렉터 신호(CS)를 만들을 때 이용하는 어드레서 데이터를 하드웨어 패킷 루터(30)를 제어하기 위한 제어 데이터로 변환한다.The decoder 21 uses the address packet data used by the CPU 10 to generate chip selector signals CS for writing pure packet data D0-D7 to the 9-bit FIFO 22 below. ) To control data for controlling.
상기 디코더(21)로부터 출력되는 제어 데어터로는 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터(D0-D7)의 시작과 끝을 알리는 스타트 플레그와 소톱플레그 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터의 전송이 완료되었음을 알려 상기 하드웨어 패킷 루터(30)가 작동하여 패킷 전송을 개시하도록 하는 패킷 준비 신호(패킷 INT, 패킷 EXT)가 있다.As control data output from the decoder 21, start and end flag indicating the start and end of the pure packet data D0-D7 output from the CPU 10 and pure packet data output from the CPU 10. There is a packet ready signal (packet INT, packet EXT) that informs that the transmission of the HTP has been completed and causes the hardware packet router 30 to operate to start packet transmission.
상기 패킷 INT(Internal) 신호가 하이 상태로 입력되면 상기 하드웨어 패킷 루터(30)는 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터(D0-D7)의 존성이 완료되었음을 인식하고 자신이 패킷 전송을 담당하고 있는 목적지 FIFO(40)에 패킷 데이터를 전송한다.When the packet INT (Internal) signal is input in a high state, the hardware packet router 30 recognizes that the integrity of the pure packet data D0-D7 output from the CPU 10 is completed and is responsible for packet transmission. Packet data is transmitted to the destination FIFO 40.
상기 패킷 EXT(External) 신호가 하이 상태로 입력되면 상기 하드웨어 패킷 루터(30)는 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터(D0-D7)의 전송이 완료되었음을 인식하고 또다른 하드웨어 패킷 루터(30)가 패킷 전송을 담당하고 있는 목적지 FIFO(40)에 패킷 데이터를 전송한다.When the packet EXT (External) signal is input in a high state, the hardware packet router 30 recognizes that the transmission of the pure packet data D0-D7 output from the CPU 10 is completed, and another hardware packet router ( 30 transmits the packet data to the destination FIFO 40 in charge of packet transmission.
9비트 FIFO(22)는 상기 CPU(10)로부터 출력되어 쓰여지는 순수한 패킷 데이터(D0-D7)와 상기 디코더(21)로부터 출력되어 쓰여지는 제어 데이터 중 순수한 패킷 데이터(D0-D7)의 시작과 끝을 알리는 스타트 플레가와 스톱 플레그를 하드웨어 패킷 루터(30)로 인가시킨다.The 9-bit FIFO 22 is used to start the pure packet data D0-D7 output from the CPU 10 and the control data output from the decoder 21 and start the pure packet data D0-D7. The start flag and the stop flag indicating the end are applied to the hardware packet router 30.
상기 스타트 플레그와 스톱 플레그는 상기 9비트 FIFO(22)의 D8비트에 쓰여진다.The start flag and stop flag are written to the D8 bit of the 9-bit FIFO 22.
레지스터(23)는 상기 디코더(21)로부터 출력되는 제어 데이터 중 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터(D0-D7)의 전송이 완료되었음을 알려 상기 하드웨어 패킷 루터(30)가 작동하여 패킷 전송을 개시하도록 하는 패킷 준비 신호(패킷 INT, 패킷 EXT)를 출력한다.The register 23 notifies that the transmission of the pure packet data D0-D7 output from the CPU 10 among the control data output from the decoder 21 is completed, and the hardware packet router 30 operates to transmit a packet. Outputs a packet ready signal (packet INT, packet EXT) to start the operation.
상기와 같은 구성에 의해서 본 발명에 따른 하드웨어 패킷 루터를 위한 패킷 구성 회로는 다음과 같이 작동한다.With the above configuration, the packet construction circuit for the hardware packet router according to the present invention operates as follows.
제3도는 본 발명에 따른 패킷 구성 회로의 작동 흐름도 및 픽스트(Fixed)맵 방식도이며, 제4도는 본 발명에 따른 패킷 구성 회로의 타이밍도이다.3 is an operation flowchart and a fixed map scheme of the packet construction circuit according to the present invention, and FIG. 4 is a timing diagram of the packet construction circuit according to the present invention.
상기 CPU는 순수 패킷 데이터(D0-D7)만을 데이터 버스를 통해 상기 9비트 FIFO(22)에 쓴다.The CPU writes only pure packet data D0-D7 to the 9-bit FIFO 22 via a data bus.
상기 CPU(10)는 순수 패킷 데이터(D0-D7)를 데이터 버스를 통해 상기 9비트 FIFO(22)에 전송하기 전에 패킷 데이터(D0-D7)의 사이즈를 읽고 패킷 사이즈가 “킷 사이즈-1”이 될 때까지 상기 9비트 FIFO(22)의 어드레스를 1씩 증가시키면서 상기 9비트 FIFO(22)에 순수 패킷 데이터(D0-D7)를 쓴다.The CPU 10 reads the size of the packet data D0-D7 before transmitting the pure packet data D0-D7 to the 9-bit FIFO 22 via a data bus, and the packet size is "kit size-1". Pure packet data D0-D7 are written to the 9-bit FIFO 22 while increasing the address of the 9-bit FIFO 22 by 1 until it becomes
이때, 상기 CPU(10)는 상기 어드레스 데이터를 가지고 상기 9비트 FIFO(22)를 위한 칩셀렉터 신호 (CS)를 하나만 만든다.At this time, the CPU 10 generates only one chip selector signal CS for the 9-bit FIFO 22 with the address data.
상기와 같이 CPU(10)가 순수 패킷 데이터 (D0-D7)를 상기 9비트 FIFO(22)에 쓰면, 이와 동시에 당시 디코더(21)가 상기 CPU(10)의 어드레스 데이터를 하드웨어 패킷 루터(30)를 제어하기 위한 제어 데이터로 변환하여 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터 (D0-D7)의 시작과 끝을 알리는 스타트 플레그와 소톱 플레그를 상기 9비트 FIFO(22)의 D8비트에 쓴다.When the CPU 10 writes the pure packet data D0-D7 to the 9-bit FIFO 22 as described above, at the same time, the decoder 21 at the time decodes the address data of the CPU 10 to the hardware packet router 30. Is converted into control data for controlling and writes start and saw flags indicating the start and end of the pure packet data D0-D7 output from the CPU 10 to the D8 bit of the 9-bit FIFO 22.
이때, 상기 디코더(21)가 CPU(10)의 어드레스 데이터를 제어 데이터로 변환하는 방식은 픽스드 맵(Fixed map) 방식으로써, 제3도와 제4도에 도시된 바와 같이 베이스 어드레스에서 상기 9비트 FIFO(22)의 D8비트에 스타트 플레그를 셋시켜 1을 쓰고, 엔드 어드레스(N)에서 상기 9비트 FIFO(22)의 D8비트에 스톱 플레그를 셋시켜 1을 쓰며, “베이스 어드레서 +(N-1) ”이 되는 노멀 어드레서에서 상기 9비트 FIFO(22)의 D8비트에 0를 쓴다.In this case, the decoder 21 converts the address data of the CPU 10 into the control data by using a fixed map method, and the 9 bits in the base address as shown in FIG. 3 and FIG. Set the start flag to the D8 bit of the FIFO 22 and write 1, and set the stop flag to the D8 bit of the 9-bit FIFO 22 at the end address N to write 1 and write the "Base address + (N). -1) 0 is written to the D8 bit of the 9-bit FIFO 22 in the normal address address of "
또한, 상기 디코더(21)는 상기 9비트 FIFO(22)의 D8비트에 1로 셋트된 스톱 플레그가 쓰여짐과 동시에, 상기 CPU(10)로부터 출력되는 순수한 패킷 데이터의 전송이 완료되었음을 알려 상기 하드웨어 패킷 루터(30)가 작동하여 패킷 전송을 개시하도록 하는 패킷 준비 신호(패킷 INT, 패킷 EXT)를 상기 레지스터(23)를 통해 상기 하드웨어 패킷 루터(30)에 인가시킨다.In addition, the decoder 21 notifies that the stop flag set to 1 is written to the D8 bit of the 9-bit FIFO 22 and the transmission of pure packet data output from the CPU 10 is completed. A packet ready signal (packet INT, packet EXT) is applied to the hardware packet router 30 through the register 23 to cause the router 30 to operate to start packet transmission.
상기와 같이 9비트 FIFO(22)로부터 출력되는 순수한 패킷 데이터 (D0-D7)와 스타트 및 스톱 플레그(D8)가 상기 하드웨어 패킷루터(30)에 입력되고 상기 디코더(21)와 레지스터(23)를 통해 패킷 준비 신호(패킷 INT, 패킷 EXT)가 상기 하드웨어 패킷 루터(30)에 입력되면, 상기 하드웨어 패킷 루터 (30)는 패킷 INT와 패킷 EXT의 로우 또는 하이 상태에 따라서 패킷 전송을 내부에서 개시하거나 외부로 개시한다.As described above, the pure packet data D0-D7 and the start and stop flags D8 outputted from the 9-bit FIFO 22 are input to the hardware packet router 30 and the decoder 21 and the register 23 are inputted. When a packet ready signal (packet INT, packet EXT) is input to the hardware packet router 30, the hardware packet router 30 initiates packet transmission internally according to the low or high state of the packet INT and the packet EXT. It starts to the outside.
상술한 바와 같이 본 발명에 따른 하드웨어 패킷 루터를 위한 패킷 구성회로는 하드웨어 패킷 루터에 인가되는 순수한 패킷 데이터와 하드웨어 패킷 루터를 제어하기 위한 제어 데이터 중 순수한 패킷 데이터만을 데어터 버스와 9비트 FIFO를 통해 상기 하드웨어 패킷 루터로 인가시키도록 되어 있고, 이때 CPU가 9비트 FIFO를 위한 칩셀렉터 신호를 하나만 만들도록 되어 있기 때문에, 종전에 비해 상기 CPU에 가해지는 부하가 감소되는 효과가 있다.As described above, the packet construction circuit for the hardware packet router according to the present invention uses only the pure packet data applied to the hardware packet router and the control data for controlling the hardware packet router through the data bus and the 9-bit FIFO. In this case, since the CPU generates only one chip selector signal for the 9-bit FIFO, the load on the CPU is reduced.
이상에서 설명한 것은 본 발명에 따른 하드웨어 패킷 루터를 위한 패킷 구성 회로를 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.What has been described above is only one embodiment for a packet construction circuit for a hardware packet router according to the present invention, and the present invention is not limited to the above-described embodiment, and is claimed in the following claims. Various changes can be made by those skilled in the art without departing from the gist of the present invention.
Claims (1)
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1995
- 1995-03-16 KR KR1019950005417A patent/KR0178598B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102077619B1 (en) | 2019-05-22 | 2020-02-14 | 한화시스템(주) | Apparatus and method for processing digital signal |
| KR102144984B1 (en) | 2020-01-29 | 2020-08-14 | 한화시스템(주) | Apparatus and method for processing digital signal for next generation active phase ladar |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960035278A (en) | 1996-10-24 |
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