KR100231600B1 - Data transmitting method by packet protocol in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치에서 패킷 프로토콜에 의한 데이터 전송 방법에 관한 것으로, 특히 차세대 고속 데이터 전송을 위한 반도체 장치에서 전송되는 패킷의 전체 데이터 사이즈를 반도체 장치 동작 모드에 따라 가변적인 데이터 사이즈로 전송되도록 하므로써, 고속의 데이터 전송을 가능케 함과 동시에, 상기 가변적인 패킷 사이즈에 따라 상기 패킷 데이터를 저장하는 저장수단 또한 부분적으로 동작시키므로써, 전력 소모를 감소시키는 반도체 장치에서 패킷 프로토콜에 의한 데이터 전송 방법에 관한 것이다.The present invention relates to a method of transmitting data by a packet protocol in a semiconductor device, and more particularly, to a method and apparatus for transmitting data in a semiconductor device for next generation high-speed data transmission, And more particularly to a method of transmitting data by a packet protocol in a semiconductor device which reduces power consumption by partially operating a storage means for storing the packet data in accordance with the variable packet size .
Description
본 발명은 반도체 장치에서 패킷 프로토콜에 의한 데이터 전송 방법에 관한 것으로, 보다 상세하게는 차세대 고속 데이터 전송을 위한 반도체 장치에서 전송되는 패킷의 전체 데이터 사이즈를 반도체 장치 동작 모드에 따라 가변적인 데이터 사이즈로 전송되도록 하므로써, 고속의 데이터 전송을 가능케 함과 동시에 소비 전력을 감소시키는 반도체 장치에서 패킷 프로토콜에 의한 데이터 전송 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission method using a packet protocol in a semiconductor device, and more particularly, to a data transmission method in a semiconductor device in which a total data size of a packet transmitted in a semiconductor device for high- To a data transmission method using a packet protocol in a semiconductor device that enables high-speed data transmission and reduces power consumption.
일반적으로, 반도체 장치의 메모리 셀을 동작시키기 위해서는 동작시키고자 하는 셀을 선택하여야 한다. 이러한 일련의 동작을 명령하기 위해 전송하는 데이터는 디-램의 경우 대표적인 신호는 라스(RAS)신호가 입력된 후 입력되는 어드레스를 로오 어드레스로 인지하고, 그 다음 카스(CAS)신호가 입력된 후 입력된 후 입력되는 어드레스를 컬럼 어드레스로 인지하여 구동시키고자 하는 셀을 설정하였다.Generally, in order to operate a memory cell of a semiconductor device, a cell to be operated must be selected. In the case of the data to be transmitted in order to command such a series of operations, a typical signal in the case of a de-RAM is an address inputted after a RAS signal is input, A cell to be driven is set by recognizing an input address after input as a column address.
그리고 현재에는 고속의 동작을 요하는 차세대 메모리에서 사용하는 패킷 데이터 전송방식이 있다. 이는 셀을 설정하는데 있어 필요로 되는 데이터를 패킷화 하여 전송하는 방식이다.Currently, there is a packet data transmission method used in a next generation memory requiring high-speed operation. This is a method of packetizing and transmitting the data required for setting a cell.
종래 패킷 포맷을 도면을 참조하여 설명하면 제1도에 도시된 바와 같이, 먼저 전체 메모리 소자 내의 복수의 슬레이브 중 하나를 선택하는 슬레이브 식별 번호(ID 데이터)가 실리고, 그 다음은 동작에 따른 명령어와 뱅크를 구분하는 명령어가 실리며, 그 다음은 워드라인을 선택하기 위한 로오 어드레스가 실리고, 그 다음은 비트 라인을 선택하기 위한 컬럼 어드레스가 실린다.As shown in FIG. 1, a slave identification number (ID data) for selecting one of a plurality of slaves in the entire memory device is written. Next, An instruction to divide the banks is provided, followed by the row address for selecting the word line, followed by the column address for selecting the bit line.
상기와 같은 포맷으로 구성된 패킷이 메모리 소자로 전송된다. 이때 연속적으로 입력되는 상기 패킷 데이터 중 로오 어드레스가 현재 소자 내부에서 이용되고 있는 로오 어드레스와 일치하지 않는 어드레스로 입력되는 미스(miss) 모드 및 입력되는 어드레스와 메모리 소자내의 로오 어드레스가 일치하는 히트(hit)모드는 동일한 길이의 패킷을 전송된다.A packet configured in the above format is transmitted to the memory device. In this case, a miss mode in which the roo address of the packet data continuously input is input to an address that does not coincide with the current roo address used in the device, and a hit mode in which the input address matches the roo address in the memory device ) Mode transmits packets of the same length.
그 미스 모드는 패킷의 입력에 따라 설정된 셀에서 출력 데이터가 나오는데까지 소요되는 시간이 길고, 상기 히트 모드는 패킷의 입력에 따라 설정된 셀에서 출력 데이터가 나오는데 까지 소요되는 시간이 짧다. 그리고 상기 히트 모드 내에서 특별히 기타 데이터에 의해 동작되는 모드를 스페셜(SPECIAL)모드라 칭한다.The time required until the output data is outputted from the set cell according to the input of the packet is long, and the time required until the output data is outputted from the set cell according to the input of the packet is short in the hit mode. A mode in which the above-mentioned heat mode is specifically operated by other data is referred to as a SPECIAL mode.
그런데, 현재 사용하고 있는 반도체 소자에서 행해지고 있는 동작이 로오 어드레스는 일정기간 동안 변하지 않고 컬럼 어드레스만 변하는 상태에서 행해지는 동작(예 : 블럭 라이트 등)인 상기 히트 모드 상태라고 가정한다면, 종래와 같은 패킷 포맷으로 데이터를 전송할 시 비효율적인 점이 있다.Assuming that the operation performed in the currently used semiconductor device is the above-mentioned hit mode state in which an operation is performed in a state in which the row address does not change for a predetermined period and only the column address changes (e.g., block light, etc.) There is an inefficiency in transmitting data in a format.
즉, 히트 모드일 경우에는 로오 어드레스가 변하지 않기 때문에 로오 어드레스를 패킷에 실을 필요가 없는데, 종래에는 히트 모드일 경우나 미스 모드일 경우 모두에 동일한 패킷 포맷으로 데이터를 전송하므로써, 불필요한 로오 어드레스가 입력되는 시간 만큼 데이터 출력 속도가 지연되는 것이다.That is, in the case of the hit mode, since the roo address does not change, it is not necessary to store the roo address in the packet. Conventionally, data is transmitted in the same packet format in both the hit mode and the miss mode, The data output speed is delayed by the input time.
그리고 상기 로오 어드레스의 입력로 인해 패킷 입력을 위해 사용되는 버퍼 수단이 항상 동작되어야 하므로써, 그 만큼 전력을 소모하는 문제점이 있다.Also, since the buffer means used for packet input due to the input of the Roo address must be operated all the time, there is a problem that power consumption is required.
본 발명에서는 상기에 기술한 바와 같은 종래 문제점을 해결하기 위해, 각 모드에 따라 입력되는 패킷의 포맷을 다르게 하여 패킷의 전체 데이터 사이즈를 가변시키므로써, 불필요한 데이터의 전송을 제거하여 고속 동작이 가능케 하는데 목적이 있다.In the present invention, in order to solve the above-described conventional problems, the format of an input packet is changed according to each mode, thereby changing the total data size of a packet, thereby eliminating unnecessary data transmission and enabling high- There is a purpose.
본 발명의 다른 목적은 상기와 같은 포맷으로 송신되는 패킷을 수신하는 측의 버퍼 수단을, 패킷의 포맷에 따라 가변적으로 동작시켜 전력 소모를 감소시키는데 있다.Another object of the present invention is to reduce the power consumption by variably operating the buffer means on the receiving side of the packet transmitted in the above format according to the format of the packet.
상기와 같은 목적을 달성하기 위해 본 발명의 실시예에 따른 반도체 장치에서 패킷 프로토콜에 의한 데이터 전송 방법은, 메모리 소자내의 셀을 선택하기 위한 데이터들을 일정 순서로 배열시킨 패킷을 버퍼로 입력시키는 반도체 메모리 장치의 데이터 전송 방법에 있어서, 상기 데이터중에서 컬럼 어드레스를 로오 어드레스보다 선순위에 두고, 상기 메모리 소자의 동작 모드에 따라 상기 로오 어드레스를 선택적으로 제외시킨 패킷을 상기 버퍼로 전송하며, 상기 로오 어드레스가 제외된 패킷이 버퍼로 입력되면 그에 해당하는 로오 어드레스 버퍼의 동작을 디스에이블시키는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of transmitting data through a packet protocol in a semiconductor device, the method comprising the steps of: inputting a packet, A method of transmitting data in a device, the method comprising the steps of: transferring, to the buffer, a packet in which a column address is prioritized from a row address and selectively excluded the random address according to an operation mode of the memory device; When the packet is input to the buffer, the operation of the corresponding address buffer is disabled.
제1도는 반도체 장치에서 송신되는 데이터의 일반적인 패킷 포맷도.FIG. 1 is a general packet format diagram of data transmitted in a semiconductor device; FIG.
제2도는 본 발명에 의해 제시된 패킷 포맷 중 미스 모드일 경우 송신되는 패킷 포맷도.FIG. 2 is a diagram of a packet format transmitted in the case of a miss mode among the packet formats proposed by the present invention; FIG.
제3도는 본 발명에 의해 제시된 패킷 포맷 중 히트 모드일 경우 송신되는 패킷 포맷도.FIG. 3 is a packet format diagram transmitted in the case of a hit mode among the packet formats proposed by the present invention; FIG.
제4도는 본 발명에 의해 제시된 패킷 포맷 중 히트모드에 속한 스페셜 모드일 경우 송신되는 패킷 모멧도.FIG. 4 is a diagram illustrating a packet mode transmitted in the case of a special mode belonging to the hit mode among the packet formats presented by the present invention.
제5도는 본 발명에 의한 패킷으로 송신된 데이터를 저장하는 버퍼 구조도.FIG. 5 illustrates a buffer structure for storing data transmitted in a packet according to the present invention. FIG.
제6도는 본 발명에 의한 패킷으로 송신된 데이터를 저장하는 버퍼 구조의 다른 실시예도.6 shows another embodiment of a buffer structure for storing data transmitted in a packet according to the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
1 : 로오 어드레스 버퍼 2 : 컬럼 어드레스 버퍼1: Roo address buffer 2: Column address buffer
3 : 공유 버퍼 4 : 제1스위치 수단3: Shared buffer 4: First switch means
5 : 제2스위치 수단 6 : 제1래치 수단5: second switch means 6: first latch means
7 : 제2래치 수단7: second latch means
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The foregoing and other objects, features and advantages of the present invention will become more apparent from the following detailed description of the present invention when taken in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명에 의해 제시된 패킷 포맷도로써, 미스 모드일 때 입력되는 패킷 포맷도이다.FIG. 2 is a packet format diagram presented by the present invention. FIG. 2 is a packet format diagram that is input when a miss mode is selected.
포맷 순서는 먼저 전체 메모리 소자 내의 복수의 슬레이브 중 하나를 선택하는 슬레이브 식별 번호(ID 데이터)가 실리고, 그 다음은 동작에 따른 명령어와 뱅크를 구분하는 명령어가 실리며, 그 다음은 비트라인을 선택하기 위한 컬럼 어드레스가 실리고, 그 다음은 워드 라인을 선택하기 위한 로오 어드레스가 실린다.In the formatting order, a slave identification number (ID data) for selecting one of a plurality of slaves in the entire memory element is written, followed by a command for distinguishing between the command word and the bank in accordance with the operation, A row address for selecting a word line is loaded.
이와 같은 포맷은 패킷의 노말 사이즈에 해당하는 포맷으로써, 종래와 비교하면 로오 어드레스와 컬럼 어드레스가 패킷에 실리는 순서가 변한 것이다.Such a format is a format corresponding to the normal size of a packet, and the order in which the address of the real address and the address of the column are put in the packet is changed as compared with the conventional method.
제3도는 본 발명에 의해 제시된 패킷 포맷도로써, 히트 모드일시 입력되는 패킷 포맷도이다.FIG. 3 is a packet format diagram presented by the present invention. FIG. 3 is a packet format diagram of a hit mode temporary input.
포맷 순서는 먼저 전체 메모리 소자 내의 복수의 슬레이브 중 하나를 선택하는 슬레이브 식별 번호(ID 데이터)가 실리고, 그 다음은 동작에 따른 명령어와 뱅크를 구분하는 명령어가 실리며, 그 다음은 비트라인을 선택하기 위한 컬럼 어드레스가 실린다.In the formatting order, a slave identification number (ID data) for selecting one of a plurality of slaves in the entire memory element is written, followed by a command for distinguishing between the command word and the bank in accordance with the operation, The column address is written.
이와 같은 포맷은 패킷의 노말 사이즈에서 로오 어드레스 데이터를 제외한 사이즈이다.Such a format is a size excluding the true address data in the normal size of the packet.
이처럼 히트 모드시에는 로오 어드레스르 전송하지 않으므로써, 데이터의 출력시간을 지연시키는 것을 방지한다. 이 입력 버퍼의 사용은 로오 어드레스에 대한 버퍼르 구동시키지 않아도 되므로 그 만큼 전력 소모를 감소시킨다.In the hit mode, since the address is not transferred, the data output time is prevented from being delayed. The use of this input buffer does not need to drive a buffer for the address of the true address, thereby reducing power consumption accordingly.
이에 대한 상세한 설명은 하기에서 입력 버퍼 구성에 대한 설명을 할 때 언급하기로 하겠다.A detailed description of this will be given below when describing the configuration of the input buffer.
제4도는 본 발명에 의해 제시된 패킷 포맷도로써, 스페셜 모드일시 입력되는 패킷 포맷도이다.FIG. 4 is a packet format diagram presented by the present invention.
포맷 순서는 먼저 전체 메모리 소자 내의 복수의 슬레이브 중 하나를 선택하는 슬레이브 식별 번호(ID 데이터)가 실리고, 그 다음은 동작에 따른 명령어와 뱅크를 구분하는 명령어가 실리며, 그 다음은 스페셜 모드로 동작하기위한 스페셜 모드 데이터가 실린다.In the formatting order, a slave identification number (ID data) for selecting one of a plurality of slaves in the entire memory device is written, followed by a command for distinguishing between the command word and the bank in accordance with the operation, Special mode data for carrying out the present invention.
이 스페셜 모드는 상기 히트 모드상에서 수행되는 스페셜 모드로써 역시 로오 어드레스는 입력되지 않는다.This special mode is a special mode which is performed in the hit mode, so that the true address is not input either.
참고로 상기 패킷에 실리는 데이터는 평균 8비트 데이터로 실리며, 데이터의 오류 검출을 위해 각 데이터의 마지막 비트에 패리티 비트를 첨가하여 9비트 데이터로 실리며, 데이터의 양에 따라 8(비트) * N(N은 자연수), 또는 9(비트) * N(N은 자연수)의 양으로 실리게 된다.For reference, the data in the packet is composed of 8-bit data on average. In order to detect the error of data, parity bit is added to the last bit of each data to form 9-bit data. * N (N is a natural number) or 9 (bit) * N (N is a natural number).
또한 상기 패킷은 일정크기의 폭인 M 비트를 갖는 버스를 통해 메모리 부분에 입력되는데 이때 입력되는 신호의 레벨은 'TTL'레벨이거나, 일정 기준 전위를 중심으로 작은 량의 진폭을 갖게 되어 전체적인 신호의 진폭이 'TTL' 레벨의 진폭보다 작은 경우 모두 가능하며, 상기 버스에는 직렬의 저항을 연결하여 버스를 통한 신호가 일정기준 전위를 가질 수 있도록 한다.In addition, the packet is input to the memory via a bus having a certain width of M bits. The level of the input signal may be a 'TTL' level or a small amount of amplitude around a certain reference potential, Is smaller than the amplitude of the " TTL " level, and a series resistor is connected to the bus so that the signal through the bus can have a certain reference potential.
제5도는 본 발명에 의해 제시된 패킷 포맷에 따라 사용되는 입력 버퍼의 구조를 나타내는 블록도로, 로오 어드레스가 입력되면 이를 저장하는 로오 어드레스 버퍼(1)와, 컬럼 어드레스가 입력되면 이를 저장하는 컬럼 어드레스 버퍼(2)를 포함한다.FIG. 5 is a block diagram showing the structure of an input buffer used according to the packet format proposed by the present invention; FIG. 5 is a block diagram showing a structure of an input buffer, (2).
상기 로오 어드레스 버퍼(1)와 컬럼 어드레스 버퍼(2)는 각각에 해당하는 어드레스가 입력되었을 때만 인에이블되고, 각각의 버퍼(1, 2)에서 출력되는 어드레스는 내부 로오 및 컬럼 어드레스화되어 내부회로로 전달된다.The addresses outputted from the buffers 1 and 2 are internal-addressed and column-addressed, so that the internal addresses of the internal circuits Lt; / RTI >
이때 상기 본 발명에 의한 히트 모드를 설명할 때 잠시 언급한 바 있는 버퍼의 부분적인 사용을 상세히 설명하면, 종래에는 모드에 관계없이 컬럼 어드레스와 로오 어드레스가 패킷에 실려 입력되므로 항상 컬럼 어드레스 버퍼(2)와 로오 어드레스 버퍼(1)가 동작하게 된다. 따라서 상기 각 버퍼(2, 1)를 구동시키는데 전력이 소모되게 된다.Since the column address and the row address are input in a packet regardless of the mode, the column address buffer 2 And the row address buffer 1 are operated. Therefore, power is consumed to drive each of the buffers 2 and 1.
그러나, 본 발명에서의 히트 모드시에는 상기 로오 어드레스가 패킷에서 제외된 상태이기 때문에 로오 어드레스 버퍼(1)는 디스에이블된다. 이에 따라 종래 두 개의 버퍼를 동작시키는데 소모되던 전력이 절반으로 감소되는 잇점이 있는 것이다.However, in the hit mode of the present invention, the true address buffer is excluded from the packet, so that the true address buffer 1 is disabled. Accordingly, the power consumption for operating the two buffers has been reduced by half.
제6도는 본 발명에 의해 제시된 패킷 데이터 전송 방법에 따라 구현된 입력 버퍼의 구조를 나타내는 블록도로, 입력되는 모든 어드레스를 공통으로 저장하는 공유 버퍼(3)와 : 상기 공유 버퍼(3)에서 출력되는 어드레스가 로오 어드레스에 대한 데이터일 경우 작동하는 제1스위치 수단(4)과 : 상기 공유 버퍼(3)에서 출력되는 어드레스가 컬럼 어드레스에 대한 데이터일 경우 작동하는 제2스위치 수단(5)과 : 상기 제1스위치 수단(4)의 동작에 의해 출력되는 데이터를 래치시키는 제1래치 수단(6) 및 : 상기 제2스위치 수단(5)의 동작에 의해 출력되는 데이터를 래치시키는 제2래치 수단(7)을 포함한다.FIG. 6 is a block diagram showing the structure of an input buffer implemented according to the packet data transmission method proposed by the present invention; a shared buffer 3 for commonly storing all the inputted addresses; A second switch means (5) operative when an address output from the shared buffer (3) is data for a column address; and a second switch means First latch means (6) for latching data output by the operation of the first switching means (4) and second latch means (7) for latching data output by the operation of the second switching means ).
상기 각각의 래치 수단(6, 7)에서 출력되는 데이터는 각각 내부 로오 어드레스와 내부 컬럼 어드레스로 출력된다.The data output from each of the latch means (6, 7) is output as an inner address and an inner column address, respectively.
참고로, 상기 각 스위치 수단(4, 5)이 어드레스의 종류에 따라 스위칭되는 것은 패킷 내에 실린 데이터에 따라 이미 회로적으로 동작되도록 구현되어 있음은 물론이다.It is needless to say that the switching means 4 and 5 are switched according to the type of the address so that they are already operated in accordance with the data stored in the packet.
아울러 본 발명에 의해 제시된 패킷 데이터 전송방식은 모든 반도체 소자에 적용 가능한 방식으로써, 디-램 셀은 물론 래치형으로 구현된 S-램, 전원이 손실되어도 데이터가 손실되지 않는 롬 등, 그 이외의 모든 소자에 적용 가능하다.In addition, the packet data transmission method proposed by the present invention is applicable to all semiconductor devices. The packet data transmission method disclosed in the present invention can be applied to all semiconductor devices, including a de-RAM cell, an S-RAM implemented as a latch type, a ROM that does not lose data even if power is lost, Applicable to all devices.
이상에서 상세히 설명한 바와 같이 본 발명은 패킷에 실리는 데이터의 순서와, 모드에 따라 필요치 않은 데이터를 패킷에서 제외시켜 반도체 장치의 동작 속도를 향상시킴과 동시에 부분적인 버퍼의 사용으로 전력 소모를 감소시키는 잇점이 있다.As described in detail above, the present invention improves the operation speed of a semiconductor device by excluding unnecessary data in packets according to the order of data held in packets and the mode, and reduces power consumption by using a partial buffer There is an advantage.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. You should see.
Claims (4)
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| KR1019960047401A KR100231600B1 (en) | 1996-10-22 | 1996-10-22 | Data transmitting method by packet protocol in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047401A KR100231600B1 (en) | 1996-10-22 | 1996-10-22 | Data transmitting method by packet protocol in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980028355A KR19980028355A (en) | 1998-07-15 |
| KR100231600B1 true KR100231600B1 (en) | 1999-11-15 |
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ID=19478381
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| KR1019960047401A KR100231600B1 (en) | 1996-10-22 | 1996-10-22 | Data transmitting method by packet protocol in semiconductor device |
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Citations (1)
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|---|---|---|---|---|
| JPH06112874A (en) * | 1992-09-30 | 1994-04-22 | N T T Data Tsushin Kk | Satellite communication system |
-
1996
- 1996-10-22 KR KR1019960047401A patent/KR100231600B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06112874A (en) * | 1992-09-30 | 1994-04-22 | N T T Data Tsushin Kk | Satellite communication system |
Also Published As
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|---|---|
| KR19980028355A (en) | 1998-07-15 |
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