KR100248151B1 - Universal receiver transmitter - Google Patents

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Abstract

본 발명은 범용 리시버/트랜스미터에 관한 것으로, 리시버용 제 1 기억장치와 트랜스미터용 제 2 기억장치를 포함하고, 반이중 모드와 전이중 모드의 동작 특성을 갖는 리시버/트랜스미터에서, 전이중 모드에서는 상기 제 1 기억장치와 상기 제 2 기억장치 가운데 하나를 선택적으로 인에이블시키고, 반이중 모드에서는 상기 제 1 기억장치와 상기 제 2 기억장치를 모두 인에이블시키는 제어신호 발생수단과, 상기 제 1 기억장치와 상기 제 2 기억장치의 기억 장소에 대응하는 어드레스 신호를 발생시키는 계수기를 포함하여 이루어져서, 반이중 모드에서도 리시버용 선입선출 메모리와 트랜스미터용 선입선출 메모리를 모두 사용할 수 있도록 하여 메모리의 사용 효율을 높이는 효과를 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a general-purpose receiver / transmitter, comprising: a receiver / transmitter comprising a receiver first memory and a transmitter second memory, wherein the receiver / transmitter has an operating characteristic of half-duplex mode and full-duplex mode; A control signal generating means for selectively enabling one of the device and the second memory device, and in the half-duplex mode to enable both the first memory device and the second memory device, and the first memory device and the second memory device. It includes a counter for generating an address signal corresponding to the storage location of the storage device, so that even in the half-duplex mode, both the receiver first-in first-out memory and the transmitter first-in first-out memory can be used to increase the use efficiency of the memory.

Description

범용 리시버/트랜스미터General Purpose Receiver / Transmitter

본 발명은 범용 리시버/트랜스미터에 관한 것으로, 특히 반이중 모드에서 리시버용 선입선출 메모리와 트랜스미터용 선입선출 메모리를 모두 사용하도록 하여 메모리의 사용 효율을 높인 범용 리시버/트랜스미터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a general purpose receiver / transmitter, and more particularly, to a general purpose receiver / transmitter which improves the use efficiency of a memory by using both a first-in first-out memory for a receiver and a first-in first-out memory for a transmitter in a half-duplex mode.

일반적으로 컴퓨터 시스템에는 직렬 포트(serial port)와 병렬 포트(parallel port)가 구비되어 있으며, 이를 통하여 주변기기와 컴퓨터 시스템 사이의 양방향 통신(데이타의 전송)이 이루어진다. 따라서 각 컴퓨터 시스템과 주변기기(직렬 포트를 통하여 데이타를 주고받는)에는 이 직렬 포트를 통하여 전송되어 온 데이타를 저장하기 위한 리시버용 메모리와, 직렬 포트를 통하여 전송하고자 하는 데이타를 저장하기 위한 트랜스미터용 메모리가 마련되어 있다.In general, a computer system includes a serial port and a parallel port, and bidirectional communication (transmission of data) is performed between the peripheral device and the computer system. Therefore, each computer system and peripheral device (transmitting and receiving data through the serial port) has a memory for a receiver for storing data transmitted through the serial port, and a memory for a transmitter for storing data to be transmitted through the serial port. Is provided.

이와 같은 종래의 범용 리시버/트랜스미터의 메모리와 어드레스 카운터의 연결관계를 나타낸 도 1에서 알 수 있듯이, 트랜스미터용 선입선출 메모리(1)와 리시버용 선입선출 메모리(3)는 동일한 구조를 갖는다. 즉, 각 메모리는 어드레스로 지정된 다수개의 데이타 저장영역으로 분할되어 있다. 하나의 어드레스로 지정된 데이타 블록은 8비트, 즉 1바이트의 길이를 갖는다. 도 1에서 트랜스미터용 선입선출 메모리(1)와 리시버용 선입선출 메모리(3)는 각각 16바이트씩의 데이타를 저장할 수 있도록 되어 있다.As shown in Fig. 1 showing the connection relationship between the memory of the conventional general purpose receiver / transmitter and the address counter, the transmitter first-in first-out memory 1 and the receiver first-in first-out memory 3 have the same structure. That is, each memory is divided into a plurality of data storage areas designated by addresses. The data block designated by one address has 8 bits, that is, 1 byte in length. In Fig. 1, the transmitter first-in first-out memory 1 and the receiver first-in first-out memory 3 are each capable of storing 16 bytes of data.

트랜스미터용 선입선출 메모리(1)와 리시버용 선입선출 메모리(3)에는 8비트의 데이타 버스가 연결되어 있다. 트랜스미터용 선입선출 메모리(1)의 쓰기 모드에서는 데이타 버스를 통하여 8비트 단위의 데이타가 병렬 입력되지만, 읽기 모드에서는 데이타가 직렬로 출력된다. 그러나 리시버용 선입선출 메모리(3)의 쓰기 모드에서는 데이타의 입력이 직렬로 이루어지고, 읽기 모스에서는 8비트 단위의 병렬 데이타 출력이 이루어진다.An 8-bit data bus is connected to the transmitter first-in first-out memory 1 and the receiver first-in first-out memory 3. In the write mode of the transmitter first-in-first-out memory 1, data in 8-bit units is input in parallel through the data bus, but in read mode, data is output in series. However, in the write mode of the receiver first-in-first-out memory 3, data is input in series, and in the read morse, parallel data output is performed in units of 8 bits.

트랜스미터용 선입선출 메모리(1)와 리시버용 선입선출 메모리(3)에 새로운 데이타를 써넣거나 이미 저장되어 있는 데이타를 읽어낼때 필요한 어드레스 신호는 4비트 어드레스 카운터(2)(4)에 의해 만들어진다. 도 1에 나타나 있듯이, 트랜스미터용 선입선출 메모리(1)와 리시버용 선입선출 메모리(3)에 각각 하나씩의 어드레스 카운터(2)(4)가 구비되어 있다. 먼저 트랜스미터용 어드레스 카운터(2)는 트랜스미터 인에이블 신호(TxEN)에 의해 활성화되어 4비트로 이루어진 어드레스 신호를 발생시킨다. 또 트랜스미터 쓰기 신호(TWR)와 트랜스미터 읽기 신호(TRD)에 의해 읽기 동작과 쓰기 동작을 구별하도록 되어 있다. 다음 리시버용 어드레스 카운터(4)는 리시버 인에이블 신호(RxEN)에 의해 활성화되어 4비트로 이루어진 또 다른 어드레스 신호를 발생시킨다. 또 리시버 쓰기 신호(RWR)와 리시버 읽기 신호(RRD)에 의해 읽기 동작과 쓰기 동작을 구별하도록 되어 있다.The address signals necessary for writing new data into the transmitter first-in first-out memory 1 and the receiver first-in-first-out memory 3 or reading out already stored data are generated by the 4-bit address counters 2 and 4. As shown in Fig. 1, a first-in-first-out memory 1 for the transmitter and a first-in-first-out memory 3 for the receiver are provided with one address counter 2 and 4, respectively. First, the transmitter address counter 2 is activated by the transmitter enable signal TxEN to generate an address signal consisting of four bits. The transmitter write signal TWR and the transmitter read signal TRD are used to distinguish between the read operation and the write operation. The next receiver address counter 4 is activated by the receiver enable signal RxEN to generate another address signal of four bits. In addition, the read operation and the write operation are distinguished by the receiver write signal RWR and the receiver read signal RRD.

이와 같은 트랜스미터용 선입선출 메모리(1)와 리시버용 선입선출 메모리(3)를 통하여 데이타의 양방향 전송을 구현하는 방법은 반이중 모드와 전이중 모드의 두 가지가 있다. 반이중 모드는 양방향 전송 방법이긴 하지만, 송신과 수신이 동시에 이루어지지 않는다. 따라서 데이타의 송신 모드와 수신 모드를 구별하여 각 모드에 맞는 데이타 전송이 이루어지도록 한다. 이와 달리 전이중 모드는 데이타의 송신과 수신이 동시에 이루어진다. 따라서 전이중 모드에서는 트랜스미터용 선입선출 메모리(1)와 리시버용 선입선출 메모리(3)가 모두 사용된다.There are two methods for implementing bi-directional transfer of data through the transmitter first-in first-out memory 1 and the receiver first-in first-out memory 3. Half-duplex mode is a bidirectional transmission method, but transmission and reception are not performed at the same time. Therefore, the data transmission mode and the reception mode are distinguished so that data transmission for each mode is performed. In contrast, full-duplex mode transmits and receives data simultaneously. Therefore, in full-duplex mode, both the transmitter first-in first-out memory 1 and the receiver first-in first-out memory 3 are used.

그러나 반이중 모드에서는 트랜스미터용 선입선출 메모리(1)와 리시버용 선입선출 메모리(3) 가운데 하나만이 사용되고, 나머지 하나는 사용되지 않는다. 따라서 구비되어 있는 메모리의 전체 용량이 32바이트임에도 불구하고, 반이중 모드에서는 16바이트의 메모리 영역만이 사용 가능하여, 메모리의 이용 효율을 떨어뜨리는 원인이 된다.However, in the half-duplex mode, only one of the first-in first-out memory 1 for the transmitter and the first-in first-out memory 3 for the receiver is used, and the other one is not used. Therefore, although the total capacity of the provided memory is 32 bytes, in the half-duplex mode, only the 16-byte memory area can be used, which causes a decrease in the utilization efficiency of the memory.

따라서 본 발명은 반이중 모드에서도 리시버용 선입선출 메모리와 트랜스미터용 선입선출 메모리를 모두 사용할 수 있도록 하여 메모리의 사용 효율을 높이는데 그 목적이 있다.Accordingly, an object of the present invention is to increase the efficiency of use of the memory by allowing both the first-in first-out memory for the receiver and the first-in first-out memory for the transmitter to be used even in the half-duplex mode.

도 1은 종래의 범용 리시버/트랜스미터의 선입선출 메모리 및 어드레스 카운터의 연결관계를 나타낸 블록도.1 is a block diagram showing a connection relationship between a first-in first-out memory and an address counter of a conventional general-purpose receiver / transmitter.

도 2는 본 발명에 따른 리시버/트랜스미터용 선입선출 메모리와 어드레스 카운터와, 메모리 인에이블 제어회로를 나타낸 도면.Fig. 2 shows a first-in first-out memory for a receiver / transmitter, an address counter, and a memory enable control circuit according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1, 5 : 트랜스미터용 선입선출 메모리 2 : 트랜스미터용 어드레스 카운터1, 5: first-in-first-out memory for transmitter 2: address counter for transmitter

3, 11 : 리시버용 선입선출 메모리 4 : 리시버용 어드레스 카운터3, 11: First in first out memory for receiver 4: Address counter for receiver

6 : 메모리 인에이블 제어회로 12 : 범용 어드레스 카운터6: memory enable control circuit 12: general-purpose address counter

TxEN : 트랜스미터 인에이블 신호 RxEN : 리시버 인에이블 신호TxEN: Transmitter Enable Signal RxEN: Receiver Enable Signal

TWR : 트랜스미터 쓰기 신호 TRD : 트랜스미터 읽기 신호TWR: Transmitter write signal TRD: Transmitter read signal

RWR : 리시버 쓰기 신호 RRD : 리시버 읽기 신호RWR: Receiver Write Signal RRD: Receiver Read Signal

HD_EN : 반이중 모드 인에이블 신호HD_EN: Half-duplex enable signal

이와 같은 목적의 본 발명은, 전이중 모드에서는 제 1 기억장치와 제 2 기억장치 가운데 하나를 선택적으로 인에이블 시키고 반이중 모드에서는 제 1 기억장치와 제 2 기억장치를 모두 인에이블 시키는 제어신호 발생수단과, 제 1 기억장치와 제 2 기억장치의 기억 장소에 대응하는 어드레스 신호를 발생시키는 계수기를 포함하여 이루어진다.The present invention for this purpose, the control signal generating means for selectively enabling one of the first memory device and the second memory device in the full-duplex mode, and both the first memory device and the second memory device in the half-duplex mode; And a counter for generating an address signal corresponding to a storage location of the first storage device and the second storage device.

이와 같이 이루어진 본 발명의 바람직한 실시예를 도 2를 참조하여 설명하면 다음과 같다. 도 2는 본 발명에 따른 범용 리시버/트랜스미터용 선입선출 메모리와 어드레스 카운터와, 메모리 인에이블 제어회로를 나타낸 도면이다.When explaining the preferred embodiment of the present invention made as described above with reference to FIG. 2 is a diagram illustrating a first-in first-out memory for general purpose receivers / transmitters, an address counter, and a memory enable control circuit according to the present invention.

트랜스미터용 선입선출 메모리(5)와 리시버용 선입선출 메모리(11)는 동일한 구조를 갖는다. 즉, 각 메모리는 어드레스로 지정된 다수개의 데이타 저장영역으로 분할되어 있다. 하나의 어드레스로 지정된 데이타 블록은 8비트, 즉 1바이트의 길이를 갖는다. 도 2에서 트랜스미터용 선입선출 메모리(5)와 리시버용 선입선출 메모리(11)는 각각 16바이트씩 모두 32바이트의 데이타를 저장할 수 있도록 되어 있다. 이 32바이트의 데이타는 연속된 어드레스로 지정되어 있다. 즉, 트랜스미터용 선입선출 메모리(5)는 0에서 15까지의 어드레스로 지정되어 있고, 리시버용 선입선출 메모리(6)는 16에서 31까지의 어드레스로 지정되어 있다.The transmitter first-in first-out memory 5 and the receiver first-in first-out memory 11 have the same structure. That is, each memory is divided into a plurality of data storage areas designated by addresses. The data block designated by one address has 8 bits, that is, 1 byte in length. In Fig. 2, the first-in-first-out memory 5 for the transmitter and the first-in-first-out memory 11 for the receiver are configured to store 32 bytes of data each of 16 bytes. This 32-byte data is designated by consecutive addresses. That is, the transmitter first-in first-out memory 5 is designated with an address from 0 to 15, and the receiver first-in first-out memory 6 is designated with an address from 16 to 31. FIG.

트랜스미터용 선입선출 메모리(5)와 리시버용 선입선출 메모리(11)에는 8비트의 데이타 버스가 연결되어 있다. 트랜스미터용 선입선출 메모리(5)와 리시버용 선입선출 메모리(11)는 하나의 직렬 입출력 단자를 공유한다. 따라서 트랜스미터용 선입선출 메모리(5)의 쓰기 모드에서는 데이타 버스를 통하여 8비트 단위의 데이타가 병렬 입력되지만, 읽기 모드에서는 데이타가 직렬로 출력된다. 그러나 리시버용 선입선출 메모리(11)의 쓰기 모드에서는 데이타의 입력이 직렬로 이루어지고, 읽기 모스에서는 8비트 단위의 병렬 데이타 출력이 이루어진다. 만약 두 개의 선입선출 메모리(5)(11)를 모두 트랜스미터용으로 사용하거나 리시버용으로 사용하는 경우에도 데이타의 병렬 입력과 직렬 출력, 직렬 입력과 병렬 출력이 이루어진다.An 8-bit data bus is connected to the transmitter first-in first-out memory 5 and the receiver first-in first-out memory 11. The first-in, first-out memory 5 for the transmitter and the first-in, first-out memory 11 for the receiver share one serial input / output terminal. Therefore, in the write mode of the transmitter first-in-first-out memory 5, data in 8-bit units are input in parallel through the data bus, while data is output serially in the read mode. However, in the write mode of the receiver first-in-first-out memory 11, data input is performed in series, and in the read morse, parallel data output is performed in units of 8 bits. If both first-in, first-out memory (5) (11) are used for the transmitter or receiver, parallel input and serial output, serial input and parallel output of the data are achieved.

메모리 인에이블 제어회로(6)에서는 입력 신호인 반이중 모드 인에이블 신호(HD_EN)와 트랜스미터 인에이블 신호(TxEN), 리시버 인에이블 신호(RxEN)를 조합하여 두 개의 인에이블 신호(EN1)(EN2)를 발생시킨다. 인에이블 신호(EN1)는 트랜스미터용 선입선출 메모리(5)를 인에이블 시키며, 또 다른 인에이블 신호(EN2)는 리시버용 선입선출 메모리(11)를 인에이블 시킨다.The memory enable control circuit 6 combines the two enable signals EN1 and EN2 by combining the half-duplex mode enable signal HD_EN, the transmitter enable signal TxEN, and the receiver enable signal RxEN, which are input signals. Generates. The enable signal EN1 enables the first-in first-out memory 5 for the transmitter, and another enable signal EN2 enables the first-in, first-out memory 11 for the receiver.

이 메모리 인에이블 제어회로(6)는 다음과 같이 구성된다. 오어 게이트(7)에는 반이중 모드 인에이블 신호(HD_EN)와 트랜스미터 인에이블 신호(TxEN)가 입력된다. 이 오어 게이트(7)의 출력 신호는 반이중 모드 인에이블 신호(HD_EN)와 함께 오어 게이트(8)에 입력되는데, 오어 게이트(8)의 출력 신호가 곧 인에이블 신호(EN1)이다. 오어 게이트(9)에는 반이중 모드 인에이블 신호(HD_EN)와 리시버 인에이블 신호(RxEN)가 입력된다. 이 오어 게이트(9)의 출력 신호는 반이중 모드 인에이블 신호(HD_EN)와 함께 오어 게이트(10)에 입력되는데, 오어 게이트(10)의 출력 신호가 곧 인에이블 신호(EN2)이다.This memory enable control circuit 6 is configured as follows. The half-duplex mode enable signal HD_EN and the transmitter enable signal TxEN are input to the or gate 7. The output signal of the OR gate 7 is input to the OR gate 8 together with the half-duplex mode enable signal HD_EN, and the output signal of the OR gate 8 is the enable signal EN1. The half-gate mode enable signal HD_EN and the receiver enable signal RxEN are input to the or gate 9. The output signal of the OR gate 9 is input to the OR gate 10 together with the half-duplex mode enable signal HD_EN, and the output signal of the OR gate 10 is the enable signal EN2.

전이중 모드, 즉 반이중 모드 인에이블 신호(HD_EN)가 로우 레벨일 때는, 트랜스미터 인에이블 신호(TxEN)와 리시버 인에이블 신호(RxEN)의 논리값에 따라 두 개의 인에이블 신호(EN1)(EN2)의 논리값이 결정된다. 즉, 전이중 모드에서 인에이블 신호(EN1)는 트랜스미터 인에이블 신호(TxEN)의 논리값과 동일해지고, 또 다른 인에이블 신호(EN2)는 리시버 인에이블 신호(RxEN)의 논리값과 동일해진다. 따라서 이와 같은 경우 트랜스미터용 선입선출 메모리(5)와 리시버용 선입선출 메모리(11)의 활성화 여부는 트랜스미터 인에이블 신호(TxEN)와 리시버 인에이블 신호(RxEN)의 활성화에 기인하는 것이다.When the full-duplex mode, that is, the half-duplex enable signal HD_EN, is at the low level, the two enable signals EN1 and EN2 depend on the logic values of the transmitter enable signal TxEN and the receiver enable signal RxEN. The logic value is determined. That is, in the full-duplex mode, the enable signal EN1 becomes equal to the logic value of the transmitter enable signal TxEN, and another enable signal EN2 becomes equal to the logic value of the receiver enable signal RxEN. Therefore, in this case, whether the transmitter first-in first-out memory 5 and the receiver first-in-first-out memory 11 are activated is due to the activation of the transmitter enable signal TxEN and the receiver enable signal RxEN.

반이중 모드, 즉 반이중 모드 인에이블 신호(HD_EN)가 하이 레벨일 때는, 트랜스미터 인에이블 신호(TxEN)와 리시버 인에이블 신호(RxEN)의 활성화에 관계없이 두 개의 인에이블 신호(EN1)(EN2)가 모두 활성화되어 트랜스미터용 선입선출 메모리(5)와 리시버용 선입선출 메모리(11)를 모두 활성화시켜서, 32바이트의 메모리 영역을 모두 사용할 수 있는 것이다.When the half-duplex mode, that is, the half-duplex enable signal HD_EN is at a high level, two enable signals EN1 (EN2) are applied regardless of activation of the transmitter enable signal TxEN and the receiver enable signal RxEN. All of them are activated to activate both the transmitter first-in first-out memory 5 and the receiver first-in first-out memory 11, so that all 32-byte memory areas can be used.

이처럼 32바이트의 메모리 영역을 모두 사용하기 위해서는 이에 적합한 어드레스의 운용 방법이 요구되므로, 5비트 어드레스 카운터(12)를 통하여 이를 구현한다. 즉, 어드레스 카운터(12)에서는 5비트의 어드레스 신호를 발생시킬 수 있도록 되어있기 때문에, 트랜스미터 쓰기 신호(TWR)와 트랜스미터 읽기 신호(TRD), 리시버 쓰기 신호(RWR), 리시버 읽기 신호(RRD)의 활성화여부에 따라 트랜스미터용 선입선출 메모리(5)의 데이타 저장영역이나 리시버용 선입선출 메모리(11)의 데이타 저장영역을 선택적으로 취하여 데이타의 쓰기 또는 읽기 동작을 구현한다.Thus, in order to use all 32-byte memory areas, a method of operating an appropriate address is required. Thus, the 5-bit address counter 12 implements the address. That is, since the address counter 12 can generate an address signal of 5 bits, the transmitter write signal TWR, the transmitter read signal TRD, the receiver write signal RWR, and the receiver read signal RRD can be generated. The data storage area of the first-in-first-out memory 5 for the transmitter or the data storage area of the first-in-first-out memory 11 for the receiver is selectively taken in accordance with whether activation is performed to implement writing or reading of data.

따라서 본 발명은 반이중 모드에서도 리시버용 선입선출 메모리와 트랜스미터용 선입선출 메모리를 모두 사용할 수 있도록 하여 메모리의 사용 효율을 높이는 효과가 있다.Therefore, the present invention can improve the use efficiency of the memory by allowing both the first-in first-out memory for the receiver and the first-in first-out memory for the transmitter to be used even in the half-duplex mode.

Claims (4)

리시버용 제 1 기억장치와 트랜스미터용 제 2 기억장치를 포함하고, 반이중 모드와 전이중 모드의 동작 특성을 갖는 리시버/트랜스미터에 있어서,A receiver / transmitter comprising a first storage device for a receiver and a second storage device for a transmitter, the receiver / transmitter having an operating characteristic of a half-duplex mode and a full-duplex mode, 전이중 모드에서는 상기 제 1 기억장치와 상기 제 2 기억장치 가운데 하나를 선택적으로 인에이블 시키고, 반이중 모드에서는 상기 제 1 기억장치와 상기 제 2 기억장치를 모두 인에이블 시키는 제어신호 발생수단과;Control signal generating means for selectively enabling one of the first memory and the second memory in full-duplex mode, and enabling both the first memory and the second memory in half-duplex mode; 상기 제 1 기억장치와 상기 제 2 기억장치의 기억 장소에 대응하는 어드레스 신호를 발생시키는 어드레스 계수기를 포함하는 리시버/트랜스미터.And an address counter for generating an address signal corresponding to a storage location of the first storage device and the second storage device. 청구항 1에 있어서, 상기 제어신호 발생수단은,The method according to claim 1, wherein the control signal generating means, 반이중 모드 인에이블 신호와 트랜스미터 인에이블 신호가 입력되는 제 1 오어 게이트와;A first or gate through which a half-duplex mode enable signal and a transmitter enable signal are input; 상기 반이중 모드 인에이블 신호와 상기 제 1 오어 게이트의 출력 신호가 입력되고, 그 출력 신호가 상기 제 1 기억장치의 인에이블 신호인 제 2 오어 게이트와;A second or gate in which the half-duplex mode enable signal and the output signal of the first or gate are input, and the output signal is an enable signal of the first memory device; 상기 반이중 모드 인에이블 신호와 리시버 인에이블 신호가 입력되는 제 3 오어 게이트와;A third or gate through which the half-duplex mode enable signal and a receiver enable signal are input; 상기 반이중 모드 인에이블 신호와 상기 제 3 오어 게이트의 출력 신호가 입력되고, 그 출력 신호가 상기 제 2 기억장치의 인에이블 신호인 제 4 오어 게이트를 포함하는 리시버/트랜스미터.The half-duplex mode enable signal and an output signal of the third or gate are input, and the output signal comprises a fourth or gate that is an enable signal of the second memory device. 청구항 2에 있어서, 상기 반이중 모드 인에이블 신호가 하이 레벨인 경우에는 반이중 모드의 동작이 이루어지고, 상기 반이중 모드 인에이블 신호가 로우 레벨인 경우에는 전이중 모드의 동작이 이루어지는 리시버/트랜스미터.The receiver / transmitter of claim 2, wherein the half duplex mode enable signal is operated at a high level, and the half duplex mode enable signal is at a low level, and the full duplex mode operation is performed when the half duplex mode enable signal is at a low level. 청구항 1에 있어서, 상기 계수기에 상기 반이중 모드 인에이블 신호와 상기 제 1 기억장치의 쓰기 신호 및 읽기 신호, 상기 제 2 기억장치의 쓰기 신호 및 읽기 신호가 입력되어, 상기 제 1 기억장치의 쓰기 신호 및 읽기 신호, 상기 제 2 기억장치의 쓰기 신호 및 읽기 신호 가운데 적어도 하나의 신호가 활성화되면 계수 동작이 이루어지는 것이 특징인 리시버/트랜스미터.The write signal of the first memory device according to claim 1, wherein the half-duplex mode enable signal, a write signal and a read signal of the first memory device, a write signal and a read signal of the second memory device are input to the counter. And a counting operation is performed when at least one of a read signal, a write signal of the second memory device, and a read signal is activated.
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