KR0176993B1 - 데이타 속도 검출기 - Google Patents

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Abstract

데이타 속도 검출기는, 다수의 데이타 속도중 선택된 한 속도로 송신되며 그 송신 전력이 선택된 정보 데이타 속도에 따라 소정 비율로 제어되는 부호화된 신호를 수신하는 단말국 수신기에 사용된다. 부호화된 신호는 단말국에서 송신 전력을 제어하도록 하나의 정보 프레임에 삽입된 적어도 하나의 전력 제어 비트를 갖는다. 이 검출기는 비트 추출기, 비교기 및 속도 결정 소자를 포함한다. 비트 추출기는 전력 제어 비트의 수신 전력값 및, 소정 간격에서 수신된 부호화된 신호를 복조함으로써 얻은 정보 프레임을 구성하는 다수의 심벌로부터 전력제어 비트 이외의 정보 심벌의 수신 전력값을 추출한다. 비교기는 비트 추출기에 의해 추출된 두 수신 전력값을 비교한다. 속도 결정 소자는 비교기에서 얻은 비교 결과에 기초하여 사용된 정보 데이타 속도를 검출한다.

Description

데이타 속도 검출기
제1도는 본 발명의 실시예에 따른 수신기를 도시하는 블럭도.
제2도는 각 정보 데이타 속도에서 PCB, 정보 심벌과 각 수신 전력값간의 관계를 도시하는 그래프.
제3도는 종래 송신기를 도시하는 블럭도.
제4도는 제3도에 도시된 송신기로부터 데이타를 수신하는 수신기를 도시하는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1,30 : 수신기 2,31 : 수신 안테나
3 : 복조기 4 : 프레임 레지스터
20 : 송신기 26 : 송신 안테나
[발명의 배경]
본 발명은 데이타 속도 검출기에 관한 것으로, 더 구체적으로는 북미의 디지탈 셀룰라 시스템의 표준인 TIA·IS(Telecommunication Industry Association International Standard) 95 등에 규정된 코드분할 다중 액세스 방식에 따르는 단말국 수신기의 데이타 속도 검출기에 관한 것이다.
단말국 수신기에 대한 이런 유형의 종래의 데이타 속도 검출기가 이하에 설명될 것이다.
북미에서 디지탈 셀룰라 시스템의 표준인 TIA·IS95방식, 즉, CDMA(Code Division Multiple Access)방식에서, 정보 신호가 기지국에서 단말국으로 송신되어야 할때, 이용자의 정보 전달을 위한 채널(이하 정보 채널로 언급됨)에서는, 매 정보 프레임 시간(20ms)마다, 전송되어야 할 음성 데이타와 같은 데이타의 양과 질등에 기초하여, 데이타 속도 선택기(21)가, 1200, 2400, 4800, 9600bps 의 4개의 정보 데이타 속도중 어느 하나를 선택한다. 이때 전송되는 정보 신호는 9600, 4800, 2400 및 1200bps 부호기(22a 내지 22d)중 선택된 정보 데이타 속도에 대응하는 어느 하나에 출력된다.
부호기(22a 내지 22d)에서의 컨벌루션 부호화 처리 후에, 각각 384, 192, 96, 48 심벌로 구성되는 정보 프레임이 부호기(22a 내지 22d)로부터 출력된다. TIA·IS95 에 따라, 각 정보 데이타 속도에 기초하고 4800, 2400 및 1200bps 부호기(22b, 22c 및 22d)로부터 각각 출력된 상이한 심벌수로 이루어진 정보 프레임이 반복 소자(22b 내지 22d)에서 각각 2번, 4번, 8번 반복됨으로써 부호화된 프레임의 반복 처리를 수행한다.
즉, 4 정보 데이타 속도에 기초하여 정보 프레임 시간당 각각 384 심벌로 구성되는 정보 프레임들이 형성된다. 다음에 이 정보 프레임들은 RF 변조기등의 변조처리를 받고, 변조 처리된 데이타는 송신 안테나(26)를 통해 통신선에 송신된다.
제4도에 도시된 단말국 수신기(30)에서, 수신 안테나(31)를 통해 수신된 신호는 복조기(32)에 의해 복조된다.
단말국 수신기(30)에서는, 기지국으로부터 수신된 정보가 복조기(32)로부터의 출력에 기초하여 복원될 경우, 그 정보 프레임이 기초로 하는 임의의 특정 정보 데이타 속도는 결정될 수 없으므로, 복호기(33a 내지 33d)는 복조기(32)로부터 출력된 384 심벌로 이루어지는 1 정보 채널 프레임에 대해 9600, 4800, 2400, 1200bps 에 대응하는 복호화 처리를 각각 수행한다.
다음에, 그 복조화 결과에 따라 가장 확실한 정보 데이타 속도가 기지국에서 사용된 정보 데이타 속도로 결정된다.
보다 구체적으로, 복호기(33a 내지 33d)에서 4 정보 데이타 속도, 즉, 9600, 4800, 2400, 1200bps 각각에 대한 복호결과가 얻어진다. 재부호화기(34a 내지 34d)는 그 복호 결과에 대해, 각각, 반복 처리를 포함하여 기지국에서 수행되는 것과 동일한 부호화 처리를 수행함으로써 각각 384 심벌로 이루어지는 정보 프레임들을 새로이 형성한다. 상관기(35a 내지 35d)는 수신된 정보 프레임과 새로이 형성된 정보 프레임간의 상관 연산을 각각 행한다. 비교/결정 소자(36)는 4개의 상관 결과중 최대값을 갖는 한 결과를 얻는다. 최대값을 갖는 상관결과는 기지국에서 송신된 데이타의 정보 데이타 속도로 결정된다.
제1도의 송신기(20)는, 수신기(30)를 갖는 단말국에 공급된 송신 전력을 제어하기 위해 정보 채널 프레임에 삽입될 PCB(Power Control Bit: 전력 제어 비트)를 발생시키는 PCB 발생기(25)를 더 포함한다. 변조기(24)는 PCB 발생기(25)로 부터의 PCB 를 정보 채널 프레임에 삽입함으로써 변조를 수행한다. 도시되지는 않았지만, 제2도에서 수신기(30)는 복조된 정보 채널 프레임으로부터 PCB를 추출하여 송신 전력을 제어한다.
상기 종래의 데이타 속도 결정 방법에서는 수신된 신호로 부터 얻은 정보 프레임의 정보 데이타 속도가 결정될 수 없으므로, 4개의 정보 데이타 속도 모두를 처리하기 위해 4개의 정보 데이타 속도, 즉 9600, 2400, 1200bps 에 대응하는 복호화처리가 수행된다. 다음에 4개의 복호 결과에 대해 재부호화 처리가 수행된다. 재부호화된 프레임과 수신된 프레임간에 상관 연산이 수행된다. 최대값을 갖는 상관 결과가 정보 데이타 속도로 선택된다.
이러한 방법을 실현하기 위해서는 처리시에 다수의 공정이 필요하다. 또한, 상기 4개의 결과중 복호화 처리, 재복호화 처리 및 상관 연산에 의해 얻어진 정보 데이타 속도에 대응하는 3개의 결과는 버려지며, 따라서 고효율은 기대할 수 없다.
[발명의 개요]
본 발명의 목적은, 회로 장치, 처리량 및 수신기의 전체 전력 소비에 있어서 축소를 허용하기 위해 복호화 처리전에 수신된 프레임에 사용된 정보 데이타 속도를 식별하는 데이타 속도 검출기를 제공하는 것이다.
이 목적을 달성하기 위해, 본 발명에 따라, 다수의 정보 데이타 속도중 선택된 한 속도로 전송되고 그 전송 속도가 선택된 정보 데이타 속도에 따라 소정 비율로 제어되는 부호화된 신호로서, 단말국에서 송신 전력을 제어하도록 하나의 정보 프레임에 삽입된 적어도 하나의 전력 제어 비트를 갖는 부호화된 신호를 수신하는 단말국 수신기용 데이타 속도 검출기가 제공되는데, 이 데이타 속도 검출기는, 전력 제어 비트의 수신 전력값 및 수신된 부호화된 신호를 소정 간격으로 복조함으로써 얻은 정보 프레임을 구성하는 다수의 심벌로부터 전력 제어 비트 이외의 다른 정보 심벌의 수신 전력값을 추출하는 전력 추출 수단과, 전력 추출 수단에 의해 추출된 두개의 수신 전력값을 비교하는 비교 수단 및, 비교 수단에서 얻은 비교 결과에 기초하여 사용된 정보 데이타 속도를 검출하는 검출 수단을 포함한다.
[양호한 실시예의 상세한 설명]
본 발명의 양호한 실시예는 제1도 내지 3도를 참조로 이하 설명될 것이다.
제1도는 제3도의 송신기로(20)로부터 신호를 수신하는 수신기의 개략적 장치를 도시한다. 송신기(20)의 설명은 생략한다. 제1도를 참조하면, 수신기(1)는 제3도의 송신기(20)로부터 송신된 정보 채널 프레임을 수신하는 수신 안테나(2), 수신 안테나(2)로부터 정보 채널 프레임을 복조하는 복조기(3), 하나의 정보 프레임에 대응하며 복조기(3)로부터 출력된 복조 결과를 임시 기억하는 프레임 레지스터(4), 프레임 레지스터(4)에 기억된 변조 결과로부터 PCB 및 정보 심벌을 추출하는 비트 추출기(5), 비트 추출기(5)에 의해 추출된 PCB 및 정보 심벌의 전력값을 각각 적산하는 적산기(6a 및 6b), 적산기(6a 및 6b)에서 얻은 각 적산값을 비교하는 비교기(7), 비교기(7)에서 얻은 비교 결과에 기초하여 1200, 2400, 4800, 9600bps 의 정보 데이타 속도 중 한 속도를 결정하는 속도 결정 소자(8), 4 개의 정보 데이타 속도에 따라 배열되어 속도 결정 소자(8)에서 결정된 정보 데이타 속도에 대응하는 복호화 처리를 수행하는 복호기(9a 내지 9d) 및, 비트 추출기(5)에 의해 추출된 PCB를 기초로 수신기(1)의 단말측에 대한 송신 전력을 제어하는 송신 전력 제어기(10)를 포함한다. 송신 전력 제어기(10)는 비트 추출기(5)에 의해 추출된 PCB 의 파괴처리(puncture processig)를 수행하는 파괴처리기(10a)를 갖는다.
상기와 같은 구성의 수신기(1)에서, 수신 안테나(2)를 통해 수신된 신호는 복조기(3)에서 복조된다. 그 복조결과는 프레임 레지스터(4)로 출력된다. 프레임 레지스터(4)는 하나의 정보 프레임에 대응하는 복조 결과를 순차적으로 기억한다. 그 복조 결과는, 송신 전력을 제어하기 위해 송신기(20)에 의해 삽입되는 적어도 하나의 PCB 및 기타 정보 비트를 포함한다.
비트 추출기(5)는 PCB 와 PCB 바로 앞의 정보심벌을 추출한다.
비트 추출기(5)에 의해 추출된 PCB 는 송신 전력 제어기(10)로 출력된다. 송신 전력 제어기(10)는 PCB 의 전력에 기초하여 송신기(20)와 수신기(1)간의 전송 손실(감쇠량)을 추정하고, 추정된 전송 손실로부터 송신에 필요한 전력을 예측함으로써 송신 전력을 제어한다. 파괴 처리기(10a)는 비트 추출기(5)에 의해 추출된 PCB 부분에 대한 파괴처리를 수행한다. 즉, PCB 에 대응하는 복조 결과를 중간 소거 심벌(neutral erasure symbol)로 대체하여 복조 결과가 음성 복호 동작에서 무시되도록 한다.
비트 추출기(5)에서 추출된, PCB 및 PCB 바로 앞의 정보 심벌은 각각 적산기(6a 및 6b)에 공급된다. 적산기(6a 및 6b)는 PCB 및 정보 비트의 전력값을 각각 적산한다. 적산기(6a 및 6b)에서의 적산 처리는 통신선 상에서 신호에 추가되는 잡음의 영향을 감소시키며, 또한 통신선 상의 다중 페이딩에 기인한 전력 변화의 영향을 평균화/감소시킨다. 적산기(6a 및 6b)는 비교기(7)에 전력 적산 결과를 출력한다. 비교기(7)는 예컨대 각 정보 프레임에 대한 PCB 및 정보 심벌 입력의 전력값을 적산함으로써 얻은 결과를 비교한다. 그 비교 결과는 속도 결정 소자(8)로 이송된다.
각 정보 데이타 속도, 즉, 9600, 4800, 2400, 1200bps 에 대응하는 정보 심벌은 제3도의 PCB에 대한 전력 비율로 송신기(20)로부터 송신된다. 보다 구체적으로, 9600bps의 정보 데이타 속도에서, 정보 심벌에 대한 PCB 의 전력 비율은 1:1 로 설정되고, 4800bps 의 정보 데이타 속도에서는 2:1 로, 2400bps의 정보 데이타 속도에서는 4:1 로, 1200bps 에서는 8:1로 각각 설정된다.
따라서, 속도 결정 소자(8)는, 적산기(6b)에 의해 적산된 정보 심벌의 전력에 대한 적산기(6a)에 의해 적산된 PCB의 전력의 비인 R이 R≤1.5 일 경우 9600bps가 선택되고, 1.5R≤3 일 경우 4800bps가 선택되고, 3R≤6 일 경우 2400bps가 선택되며, R6 일 경우 1200bps가 선택되는 식으로 정보 데이타 속도를 결정한다. 그 결과는 복호기(9a 내지 9d)중 하나를 선택하는데 사용된다.
전술된 것처럼, 본 발명에 따라, 수신된 프레임에 사용된 정보 데이타 속도는, 4개의 정보 데이타 속도, 즉, 9600bps, 48000ps, 2400bps, 1200bps 모두에 대해 복호화 처리를 수행하고, 그 복호 결과를 재부호화하고, 수신 시스템에 대한 상관 처리를 수행하는 종래의 방식에서 요구되는 다수의 회로군 및 다수의 연산처리 단계를 필요로 하지 않으면서 복호화 처리 전에 결정될 수 있다.
본 발명은 상기 실시예를 참조로 설명되었다. 그러나, 본 발명은 상기 모드에 한정되는 것이 아니라 본 발명의 원리에 따르는 많은 모드를 포함한다.
다음에 본 발명은 정보 신호가 기지국(송신기(20))에서 단말국(수신기(10))로 송신되는 경우를 참조로 설명될 것이다.
단말국에서 정보 데이타 속도는, 기지국에서 각 정보 프레임에 삽입된 PCB에 기초하여 복호화 처리전에 결정된다.
TIA·IS95를 참조로 전술된 것처럼, 기지국에서 단말국으로 신호를 송신할때, 4개의 정보 데이타 속도, 즉, 1200, 2400, 4800, 9600bps 중 하나가, 이용자에 의해 송신되는 데이타의 양 및 질에 따라 각 정보 프레임 시간(20ms)에 대해 선택된다. 96000ps 에서 출력이 1이라고 가정할 경우, 4개의 송신 비율에 관한 수신 출력 전력은 각각 1/8, 1/4, 1/2 및 1 로 표현된다. 따라서 상이한 전력값이 사용된다.
따라서, 정보 프레임에 사용된 정보 데이타 속도는 단말국의 수신 전력으로부터 결정될 수 있다.
기지국에서, PCB 발생기(25)는 단말국에서의 송신 전력(단말국에서 기지국으로의 신호 송신에 필요한 전력)을 제어하도록 각 정보 프레임 내에 소정 간격으로 다수의 PCB(실질상 정보 프레임당 16 PCB)를 삽입한다.
이 경우, 기지국은 정보 비트의 소정 위치에 PCB 를 삽입(중첩)한 후 각 정보 프레임을 전송하므로, 단말국은 정보 프레임중 어떤 심벌이 PCB 인지 식별할 수 있다. 단말국이 기지국으로부터 송신된 정보를 복원해야 할 경우, 정보는 PCB 부분이 제거된 후 복호화된다.
각 PCB에 대해 일정 수신 전력값리 설정된다. 즉, 각 PCB에 대해 9600bps로 정보 프레임을 송신하는데 사용된 송신 전력과 동일한 값이 사용된다.
따라서, 단말국 수신기에서, 주어진 프레임을 송신하기 위해 기지국에서 사용된 정보 데이타 속도는 각 PCB의 수신 전력값을 참조로 수신된 프레임에서 각 정보 심벌의 전력값을 점검함으로써 결정될 수 있다.
더 구체적으로, 정보 프레임상의 정보 심벌에 대한 PCB의 전력비가 1:1 일 경우, 그 프레임의 정보 데이타 속도는 9600bps 이고, 1:2 일 경우는 4800bps, 1:4 일 경우는 2400bps, 1:8 일 경우는 1200bps 이다.
통신선상에서, 기지국으로부터 송신된 신호에는 노이즈 등이 추가된다. 이런 이유에서, 하나의 정보 프레임에 삽입된 다수의 PCB의 전력값이 적산되고, PCB 개수와 같은 정보 심벌의 전력값 또한 적산된다. 다음에, 구해진 두 결과가 서로 비교된다. 이 동작으로, 통신선상의 신호에 추가된 잡음의 영향은 감소(필터링)될 수 있다.
일반적으로, 단말국 수신기는 AGC(Automatic Gain Control: 자동 이득 제어) 회로를 갖는다. 이 회로는 수신된 신호에 대해 그 수신된 신호의 전력이 시간에 따라 일정하게 유지되도록 증폭기의 이득을 제어한다. 양호하게는, 이 제어는, 제어동작이 통신선상의 다중 페이딩에 기인한 전력 변화에 수반되도록 허용하는 속도에서 수행된다. 더 구체적으로, 이 속도는 수백 Hz 정도로 설정된다.
증폭기의 이득은 AGC 회로에 의해 하나의 정보 프레임에서 변화될 수도 있지만 AGC 회로에 기인한 증폭기의 이득 변화의 영향은 PCB의 전력값을 그 PCB에 바로 앞서거나 바로 이어지는 정보 시스템의 전력값과 비교함으로써 제거될 수 있다.
전술된 것처럼, 본 발명에 따라, 모든 정보 데이타 속도에 대해 복호화 처리를 수행하고, 그 복호 결과를 재부호화 하며, 수신 시스템에 대한 상관 처리를 수행하는 종래 방식에서 요구되는 것만큼 많은 연산 처리 스텝을 필요로 하지 않고, 수신 프레임에 사용된 정보 데이타 속도가 복호화 처리전에 결정될 수 있다. 따라서, 회로 장치와 처리량의 큰 감소가 실현될 수 있으며 단말국 수신기의 전반적인 전력 소모 또한 감소될 수 있다.
본 발명에 따라, 북미의 디지탈 셀룰라 시스템의 표준인 TIA·IS95 방식에 따르는 단말국 수신기의 회로크기가 양호하게 감소되며, 전력 소모 및 가격 감소가 양호하게 성취된다.
또한, 본 발명에 따라, 전력 추출 수단으로부터의 출력을 적산함으로써 통신선상의 신호에 추가된 잡음의 영향이 감소될 수 있고 다중 페이딩에 기인한 전력 변화의 영향이 펑균화되고 감소됨으로써 데이타 속도 검출의 정확성을 향상시킬 수 있다.
또한, 본 발명에 따라, AGC 회로에 기인한 증폭기 이득 변화의 영향은 PCB의 전력값과 그 PCB 바로 앞 또는 바로 뒤의 정보 심벌의 전력값을 비교함으로써 소거될 수 있다.

Claims (8)

  1. 다수의 정보 데이타 속도중 선택된 한 속도에서 송신되고, 그 송신 전력이 선택된 정보 데이타 속도에 따라 소정 비율로 제어되며, 단말국에서 상기 송신 전력을 제어하도록 하나의 정보 프레임에 삽입된 적어도 하나의 전력 제어 비트를 갖는 부호화된 신호를 수신하는 단말국 수신기용 데이타 속도 검출기에 있어서, 상기 전력 제어 비트의 수신 전력값 및, 소정 간격에서 수신된 부호화된 신호를 복조함으로써 얻은 정보 프레임을 구성하는 다수의 심벌로부터 상기 전력 제어 비트 이외의 정보 심벌의 수신 전력값을 추출하는 전력 추출 수단(5)과; 상기 전력 추출 수단에 의해 추출된 두개의 수신 전력값을 비교하는 비교 수단(7) 및; 상기 비교 수단에 의해 얻은 비교 결과에 기초하여 사용된 정보 데이타 속도를 검출하는 검출 수단(8)을 포함하는 것을 특징으로 하는 데이타 속도 검출기.
  2. 제1항에 있어서, 상기 전력 제어 비트는 하나의 정보 프레임 내의 소정 위치에 삽입된 다수의 전력 제어 비트틀 포함하는 것을 특징으로 하는 데이타 속도 검출기.
  3. 제2항에 있어서, 상기 전력 추출 수단에 의해 추출된 상기 두개의 수신 전력값을 각각 동일 회수 적산하는 제1 및 제2적산 수단(6a,6b)을 더 포함하고, 상기 비교 수단은 각 정보 프레임에 대해 상기 제1 및 제2적산 수단으로부터의 적산 결과를 비교하는 것을 특징으로 하는 데이타 속도 검출기.
  4. 제1항에 있어서, 상기 전력 추출 수단은 상기 전력 제어 비트의 바로 직전 위치에서의 정보 심벌의 수신 전력값을 추출하는 것을 특징으로 하는 데이타 속도 검출기.
  5. 제1항에 있어서, 상기 정보 데이타 속도에 부합하여 배열되어, 복조된 정보 프레임을 복호화하는 다수의 복호화 수단(9a-9d)을 더 포함하고, 상기 검출 수단은 검출된 정보 데이타 속도에 따라 상기 복호화 수단중 하나를 선택하는 것을 특징으로 하는 데이타 속도 검출기.
  6. 제1항에 있어서, 수신 신호를 복조하는 복조 수단(3) 및, 상기 복조 수단으로부터 출력된 하나의 정보 프레임을 기억하는 레지스터 수단(4)을 더 포함하고, 상기 전력 추출 수단은 상기 전력 제어 비트 및 상기 레지스터 수단에 기억된 하나의 정보 프레임으로부터의 정보 심벌에 대한 수신 전력값을 추출하는 것을 특징으로 하는 데이타 속도 검출기.
  7. 제1항에 있어서, 상기 전력 추출 수단에 의해 추출된 전력 제어 비트의 수신 전력값에 기초하여 상기 단말국에서 상기 송신 전력을 제어하는 송신 전력 제어 수단(10) 및 상기 정보 프레임에 삽입된 전력 제어 비트의 파괴 처리를 수행하는 파괴 처리 수단(105)을 더 포함하는 것을 특징으로 하는 데이타 속도 검출기.
  8. 제1항에 있어서, 상기 부호화된 신호는 코드 분할 다중 액세스 방식에 따라 송신되는 것을 특징으로 하는 데이타 속도 검출기.
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