KR0176470B1 - Control method of priority of memory order - Google Patents
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Abstract
본 발명은 기록된 디지털 데이타로부터 이날로그신호를 재생하는 시스템에 있어서 디지털 신호처리에 관한 것으로, 특히 디지털 신호처리에 필요한 메모리 사용요구에 대한 우선순위를 제어하기 위한 우선순위 제어방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital signal processing in a system for reproducing analog signals from recorded digital data, and more particularly to a priority control method and apparatus for controlling priorities for memory usage requirements for digital signal processing. .
본 발명에 의한 우선순위 제어회로는 데이타의 신호처리를 위한 제어신호를 최우선순위로 처리하여 안정적이고 연속적인 데이타처리를 할 수 있는 이점이 있다.Priority control circuit according to the present invention has the advantage that can be stable and continuous data processing by processing the control signal for the signal processing of the data as the highest priority.
Description
제1도는 우선순위제어방법 및 장치가 적용되는 시스템의 블럭도.1 is a block diagram of a system to which a priority control method and apparatus are applied.
제2도는 종래의 우선순위제어장치의 블럭도.2 is a block diagram of a conventional priority control apparatus.
제3도는 본 발명에 의한 우선순위제어방법에 따른 순서도.3 is a flow chart according to the priority control method according to the present invention.
제4도는 본 발명에 의한 우선순위제어장치의 블럭도.4 is a block diagram of a priority control apparatus according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
610 : 제1래치홀드부 620 : 제2래치홀드부610: the first latch hold portion 620: the second latch hold portion
630 : 인에이블신호 발생부630: enable signal generator
본 발명은 기록된 디지털 데이타로부터 아날로그신호를 재생하는 시스템에 있어서 디지털 신호처리에 관한 것으로, 특히 디지털 신호처리에 필요한 메모리 사용요구에 대한 우선순위를 제어하기 위한 우선순위 제어방법 및 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital signal processing in a system for reproducing analog signals from recorded digital data, and more particularly, to a priority control method and apparatus for controlling priorities for memory use requirements for digital signal processing.
일반적으로 기록재생시스템에 있어서 기록매체에 기록된 데이터가 디지털 일 경우, 데이터는 기록매체로부터 픽업되어 디지털 신호처리된 후 디지털 /아날로그 변환회로를 거쳐 출력수단에 의해 재생된다.In general, in the recording and reproducing system, when the data recorded on the recording medium is digital, the data is picked up from the recording medium and processed digitally and then reproduced by the output means via a digital / analog conversion circuit.
특히 광디스크일 경우, 디지털 신호처리는 동기신호검출, EFM(Eight to Fourteen Modulation)신호복조, 서브코드검출, 디스크램블(De-Scramble), 에러검출 및 정정, 디인터리브(De-Interleave), 에러 데이터 보정등이 있다. 이중에서 EFM신호복조, 디스크램블과 디인터리브동작등을 위해서는 외부램(RAM)이 사용된다.Especially for optical discs, digital signal processing includes synchronization signal detection, EFM (Eight to Fourteen Modulation) signal demodulation, sub-code detection, de-scramble, error detection and correction, de-interleave and error data. There are corrections. Among them, external RAM is used for EFM signal demodulation, descramble and deinterleave operation.
디지털 신호처리를 위해 메모리를 사용할 때, 메모리에 데이터를 기록 또는 독출하고, 기록 또는 독출된 데이터를 신호처리하기 위해서는 각각의 동작을 위한 제어신호가 순위를 가져 차례로 처리되어야 한다.When the memory is used for digital signal processing, in order to record or read data in the memory and signal process the recorded or read data, control signals for each operation must be processed in order.
제1도는 상기의 설명에서와 같이 메모리사용에 대한 우선순위 제어회로가 적용되는 시스템이다.1 is a system to which a priority control circuit for memory use is applied as in the above description.
제1도는 데이타의 저장을 위한 메모리(8)와, 데이터를 메모리(8)에 기록하는 것을 제어하기 위한 데이타기록제어부(1)와, 데이타기록제어부(1)의 데이터출력을 버퍼링하는 제1버퍼(2)와, 데이터의 신호처리를 제어하기 위한 신호처리제어부(3)와, 신호처리제어부(3)의 데이터출력을 버퍼링하는 제2버퍼(4)와, 메모리(8)로부터 데이터의 독출을 제어하기 위한 데이타독출제어부(5)와, 데이터기록제어부(1)와 신호처리제어부(3)와 데이터독출제어부(5)에서 출력되는 요구신호들의 순위를 결정짓는 우선순위제어회로(6)와 메모리(8)에 저장되는 데이터의 기록 및 독출을 제어하기 위한 메모리제어부(7)와, 메모리(8)의 데이터출력을 버퍼링하기 위한 제3버퍼(9)로 구성된다.1 shows a memory 8 for storing data, a data write controller 1 for controlling the writing of data to the memory 8, and a first buffer for buffering the data output of the data write controller 1; (2), the signal processing controller 3 for controlling the signal processing of the data, the second buffer 4 buffering the data output of the signal processing controller 3, and the reading of the data from the memory 8 A priority control circuit 6 for determining the order of the request signals output from the data read control section 5, the data write control section 1, the signal processing control section 3, and the data read control section 5 for controlling. And a memory controller 7 for controlling the writing and reading of data stored in the memory 8 and a third buffer 9 for buffering the data output of the memory 8.
제2도는 종래의 우선순위제어회로의 블록도이다.2 is a block diagram of a conventional priority control circuit.
제2도는 쓰기요구신호(WRQ)를 홀드하기 위한 래치홀드부(61)와, 각 요구신호들에대한 인에이블신호들을 발생시키기 위한 인에이블신호 발생부(62)로 구성된다.2 is a latch holding part 61 for holding a write request signal WRQ and an enable signal generator 62 for generating enable signals for each request signal.
그러면 제1도 내지 제2도를 결부시켜 동작을 설명하기로 한다.Next, the operation will be described with reference to FIGS. 1 to 2.
종래에는 데이터독출제어부(5)에서 출력되는 읽기요구신호(RRQ)가 최우선순위를 가진다. 읽기요구신호(RRQ)가 인에이블신호 발생부(62)에 입력되면 메모리제어부(7)는 메모리제어신호(RQEN)와 제3버퍼(9)를 인에이블시키는 버퍼인에이블신호(BFEN3)를 출력한다. 메모리제어신호(RQEN)에 따라 메모리제어부(7)는 메모리(8)로부터 데이터를 독출하기 위한 RE신호와 ADDR신호를 출력하고, 버퍼인에이블신호(BREN3)에 의해 메모리(8)의 데이터를 제3버퍼(9)를 통해 출력된다.Conventionally, the read request signal RRQ output from the data read control section 5 has the highest priority. When the read request signal RRQ is input to the enable signal generator 62, the memory controller 7 outputs a buffer enable signal BFEN3 for enabling the memory control signal RQEN and the third buffer 9. do. In response to the memory control signal RQEN, the memory controller 7 outputs an RE signal and an ADDR signal for reading data from the memory 8, and removes the data of the memory 8 by the buffer enable signal BREN3. It is output through the 3 buffer (9).
데이터기록제어부(1)에서 출력되는 쓰기요구신호(WRQ)가 읽기요구신호(RRQ)와 동시에 발생되면 데이터의 읽기동작이 완료될 때까지 기다려야 한다. 즉 인에이블신호 발생부(62)에 일긱요구신호(RRQ)와 쓰기요구신호(WRQ)가 동시에 입력되면, 인에이블신호 발생부(62)는 래치홀드부(61)를 동작시켜 쓰기요구신호(WRQ)를 입력하여 쓰기동작을 수행한다.If the write request signal WRQ output from the data write control section 1 is generated at the same time as the read request signal RRQ, it must wait until the data read operation is completed. That is, when the enable request signal RRQ and the write request signal WRQ are simultaneously input to the enable signal generator 62, the enable signal generator 62 operates the latch hold part 61 to write the write request signal ( Enter WRQ) to perform the write operation.
쓰기요구신호(WRQ)를 입력한 인에이블신호 발생부(62)는 메모리 제어신호(RQEN)와 제1버퍼(2)를 인에이블시키기 위한 버퍼인에이블신호(BFEN1)를 출력한다. 메모리제어부(7)는 메모리제어신호(RQEN)에 의해 데이터의 기록을 위한 WE신호와, ADDR신호를 출력하고, 버퍼인에이블신호(BREN1)에 의해 제1버퍼(9)가 인에이블되어 데이터기록제어부(1)로부터 메모리(8)에 기록하기 위한 데이터가 출력한다.The enable signal generator 62 inputting the write request signal WRQ outputs a buffer enable signal BFEN1 for enabling the memory control signal RQEN and the first buffer 2. The memory control unit 7 outputs the WE signal for recording data and the ADDR signal by the memory control signal RQEN, and the first buffer 9 is enabled by the buffer enable signal BREN1 to write the data. Data for writing to the memory 8 from the control unit 1 is output.
데이터의 읽기동작과 쓰기동작이 완료되면 디지털 신호처리를 위해 신호처리제어신호(PRQ)가 인에이블신호 발생부(62)에 입력되어 데이터의 디지털 신호처리가 이루어진다. 이때는 우선순위제어회로(6)에서 출력되는 버퍼인에이블신호(BFEN2)에 의해 제2버퍼(4)가 인체이블되어 신호처리하기 위한 데이터를 출력한다.When the data read operation and the write operation are completed, the signal processing control signal PRQ is input to the enable signal generator 62 to perform digital signal processing for digital signal processing. At this time, the second buffer 4 is enabled by the buffer enable signal BFEN2 output from the priority control circuit 6 to output data for signal processing.
상기의 종래 우선순위제어신호에서는 디지털 신호처리에 할당되는 메모리의 사용빈도가 데이터의 읽기 또는 쓰기요구신호에 의해 제한되는 문제점이 있었다. 또한 많은 메모리 사용을 위해서는 동작클럭주파수를 올려야하는 하는 문제점이 있었다.The conventional priority control signal has a problem in that the frequency of use of the memory allocated to the digital signal processing is limited by the signal for reading or writing data. Also, in order to use a lot of memory, there is a problem in that the operating clock frequency must be increased.
따라서 상기 문제점을 극복하기 위해서 본 발명의 목적은 동작클럭주파수를 올리지 않고 디지털 신호처리에 필요한 메모리할당을 최우선으로 하기 위해 신호처리를 위한 제어신호를 최우선으로 하는 우선순위제어방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a priority control method that puts a control signal for signal processing first in order to prioritize memory allocation required for digital signal processing without raising the operation clock frequency.
본 발명의 다른 목적은 동작클럭주파수를 올리지 않고 디지털 신호처리에 필요한 메모리할당을 최우선으로 하기 위해 신호처리를 위한 제어신호를 최우선으로 하는 우선순위제어장치를 제공하는데 있다.Another object of the present invention is to provide a priority control apparatus which puts a control signal for signal processing first in order to give priority to memory allocation required for digital signal processing without raising the operation clock frequency.
상기 목적을 달성하기 위하여 본 발명에 의한 우선순위제어방법은 1. 디지털 신호처리 시스템에서 신호처리를 위한 메모리 사용에 대해 제1,2래치홀드부 및 데이터기록제어부를 포함하는 우선순위제어회로에 의하여 우선순위를 제어하기 위한 방법에 있어서, (a) 신호처리요구신호와 동시에 읽기요구신호 또는 쓰기요구신호가 입력되면 상기 제1래치홀드부에 읽기요구신호를 홀드시키고, 상기 제2래치홀드부에 쓰기요구신호를 홀드시키기 위한 단계; (b) 상기 신호처리요구신호에 의하여 신호처리수단이 데이터를 출력할 수 있게 하는 인에이블신호를 출력시켜, 신호처리요구신호에 의한 신호처리를 실행하기 위한 단계; (c) 상기 단계(b)를 완료한 후에, 상기 메모리에 저장된 데이터를 일거내기 위한 단계; 및 (d) 상기 단계(c)를 완료한 후에, 상기 우선순위제어회로에 의하여 상기 제2래치홀드부에 저장된 쓰기요구신호를 출력하여 상기 메모리에 상기 데이터기록제어부에서 출력되는 데이터를 기록하기 위한 단계를 포함함을 특징으로 한다.In order to achieve the above object, the priority control method according to the present invention comprises: 1. a priority control circuit including first and second latch hold parts and a data write control part for use of a memory for signal processing in a digital signal processing system; A method for controlling priority, the method comprising: (a) when a read request signal or a write request signal is input at the same time as a signal processing request signal, a read request signal is held in the first latch hold part, and the second latch hold part is held. Holding a write request signal; (b) outputting an enable signal for allowing signal processing means to output data according to the signal processing request signal, and performing signal processing according to the signal processing request signal; (c) after completing step (b), removing data stored in the memory; And (d) after completing the step (c), outputs a write request signal stored in the second latch hold unit by the priority control circuit to write data output from the data write control unit to the memory. Characterized in that it comprises a step.
상기 다른 목적을 달성하기 위하여 본 발명에 의한 우선순위제어장치는 디지털 신호처리 시스템에서 디지탈신호처리를 제어하며 신호처리를 위한 요구신호를 출력하는 신호처리제어수단과, 데이터의 기록을 제어하며 데이터의 기록을 위한 요구신호를 출력하는 데이터기록제어수단과, 데이터의 독출을 제어하며 데이터의 독출을 위한 요구신호를 출력하는 데이터독출제어수단과, 상기 신호처리제어수단과 데이터기록제어수단과 상기 데이터독출제어수단에서 출력하는 요구신호에 우선 순위를 부여하기 위한 우선순위제어수단을 구비한 우선순위제어 장치에 있어서, 상기 우선순위제어수단이 상기 데이터기록제어수단에서 출력되는 쓰기요구신호를 홀드하기 위한 제1홀드수단과, 상기 데이터독출제어수단에서 출력되는 읽기요구신호를 홀드하기 위한 제2홀드수단과, 상기 신호처리제어수단의 신호처리요구신호에 의해 상기 신호처리제어수단이 데이터를 출력할 수 있게 하는 인에이블신호를 출력하며, 상기 제1홀드수단의 출력에 의해 상기 데이터기록제어수단의 데이터를 출력할 수 있게 하는 인에이블신호를 출력하며, 상기 제2홀드수단의 출력에 의해 메모리가 데이터를 출력할 수 있게 하는 인에이블신호를 출력하는 인에이블신호 발생수단으로 구성됨을 특징으로 한다.In order to achieve the above another object, the priority control apparatus according to the present invention includes a signal processing control means for controlling digital signal processing in a digital signal processing system and outputting a request signal for signal processing, and controlling data recording. Data write control means for outputting a request signal for recording, data read control means for controlling the reading of data and outputting a request signal for reading data, the signal processing control means, data write control means and the data A priority control apparatus having priority control means for assigning priority to a request signal output from a read control means, wherein said priority control means holds a write request signal output from said data write control means. To hold the read request signal output from the data read control means A second holding means for outputting an enable signal for allowing the signal processing control means to output data by a signal processing request signal of the signal processing control means, and outputting the data by the output of the first holding means. And an enable signal generating means for outputting an enable signal for outputting data of the recording control means, and for outputting an enable signal for enabling the memory to output data by the output of the second hold means. It features.
이어서 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.Next, the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 따른 우선순위제어방법의 순서도이다.3 is a flowchart of a priority control method according to the present invention.
제3도는 디지털 신호처리를 위한 요구신호에 의해 디지털선호처리를 수행하는 제1과정(제10∼40단계)과, 메모리의 데이터를 독출하기 위한 요구신호에 의해 데이터독출을 수행하는 제2과정(제50∼80단계), 메모리에 데이터를 기록하기 위한 요구신호에 의해 데이터기록을 수행하는 제3과정(제90∼100단계)으로 구성된다.3 shows a first process (steps 10 to 40) of performing digital preference processing by a request signal for digital signal processing, and a second process of performing data reading by a request signal for reading data from a memory ( 50th through 80th), and a third process (90th through 100th) of performing data writing in response to a request signal for writing data into the memory.
제4도는 본 발명에 따른 우선순위제어회로의 일실시예에 따른 블록도이다.4 is a block diagram according to an embodiment of a priority control circuit according to the present invention.
제4도는 기록제어신호(WRQ)를 입력으로 하는 제1래치홀드부(610)와, 독출제어신호(RRQ)를 입력으로 하는 제2래치홀드부(620)와, 제1래치홀드부(610)의 출력과 제2래치홀드부(620)의 출력과 신호처리제어신호(PRQ)를 입력하여 메모리제어신호(RQEN)와 버퍼인에이블신호들 (BFEN1, BFEN2, BFEN3)을 출력하는 인에이블신호 발생부(630)로 구성된다.4 shows a first latch holding portion 610 for inputting the write control signal WRQ, a second latch holding portion 620 for inputting the read control signal RRQ, and a first latch holding portion 620. Enable to output the memory control signal RQEN and the buffer enable signals BFEN1, BFEN2, and BFEN3 by inputting the output of the 610, the output of the second latch holding unit 620, and the signal processing control signal PRQ. The signal generator 630 is configured.
그러면 본 발명의 동작을 제3도 내지 제4도와 결부시켜 상세히 설명하기로 한다.Next, the operation of the present invention will be described in detail with reference to FIGS. 3 to 4.
시스템이 초기화된 후 우선순위제어회로(6)에 인가된 신호처리 제어부(3)에서 출력되는 신호처리 요구신호(PRQ)는 인에이블신호발생부(630)에 입력한다.(제10단계).After the system is initialized, the signal processing request signal PRQ output from the signal processing control unit 3 applied to the priority control circuit 6 is input to the enable signal generating unit 630 (step 10).
신호처리요구신호(PRQ)와 동시에 읽기요구신호(RRQ)또는 쓰기요구신호(WRQ)가 입력되면(제20단계) 제1래치홀드부(610)는 읽기요구신호(RRQ)를 홀드시키고 제2래치홀드부(620)는 쓰기요구신호(WRQ)를 홀드시킨다.(제30단계).When the read request signal RRQ or the write request signal WRQ are input at the same time as the signal processing request signal PRQ (step 20), the first latch holding unit 610 holds the read request signal RRQ and then performs a second request. The latch holding unit 620 holds the write request signal WRQ (step 30).
신호처리요구신호(PRQ)를 입력한 인에이블신호 발생부(630)는 버퍼인에이블신호(BREN1)와 버퍼인에이블신호(BREN3)를 디세이블시켜 제1버퍼(2)와 제3버퍼(9)를 고임피던스상태로 만들고, 버퍼인에이블신호(BREN2)를 출력하여 제2버퍼(4)를 인에이블시켜 신호처리제어부(3)의 데이터를 출력한다. 또한 메모리제어신호(RQEN)을 메모리제어부(7)에 출력하여 메모리(8)를 제어한다.The enable signal generator 630 inputting the signal processing request signal PRQ disables the buffer enable signal BREN1 and the buffer enable signal BREN3 to disable the first buffer 2 and the third buffer 9. ) Is set to a high impedance state, the buffer enable signal BREN2 is output, the second buffer 4 is enabled, and the data of the signal processing controller 3 is output. The memory 8 is also controlled by outputting the memory control signal RQEN to the memory controller 7.
신호처리과정이 완료되면 인에이블신호 발생부(630)는 읽기요구신호(RRQ)를 입력한다(제50단계). 쓰기요구신호(WRQ)가 동시에 입력되면(제60단계) 쓰기요구신호(WRQ)를 홀드시키고(제70단계) 읽기요구신호(RRQ)에 의한 동작을 한다.(제80단계). 즉, 메모리제어부(7)는 우선순위 제어회로(6)에서 출력된 메모리제어신호(RQEN)에 의해 메모리(8)의 데이터를 읽어내기 위한 제어신호인 RE와 ADDR를 출력한다. 또한 우선순위제어회로(6)는 버퍼인에이블신호(BFEN3)를 출력하여 제3버퍼(9)를 인에이블시켜 메모리(8)에 저장된 데이터를 출력시킨다.When the signal processing is completed, the enable signal generator 630 inputs the read request signal RRQ (step 50). When the write request signal WRQ is simultaneously input (step 60), the write request signal WRQ is held (step 70) and the operation is performed by the read request signal RRQ (step 80). That is, the memory controller 7 outputs RE and ADDR, which are control signals for reading data of the memory 8, by the memory control signal RQEN output from the priority control circuit 6. The priority control circuit 6 also outputs the buffer enable signal BFEN3 to enable the third buffer 9 to output the data stored in the memory 8.
읽기요구신호(RRQ)에 의한 과정이 완료하면 인에이블신호 발생부(630)는 쓰기요구신호(WRQ)를 입력하여(제90단계) 메모리제어신호(RQEN)와 버퍼인에이블신호(BFEN1)을 출력하여 데이터기록제어부(1)의 데이터를 제1버퍼(2)를 통해 출력하여 메모리(8)에 기록한다.(제100단계).When the process by the read request signal RRQ is completed, the enable signal generator 630 inputs the write request signal WRQ (step 90) to provide the memory control signal RQEN and the buffer enable signal BFEN1. And outputs the data of the data recording control unit 1 through the first buffer 2 and writes it to the memory 8 (step 100).
상술한 바와 같이 본 발명에 의한 우선순위 제에어회로는 데이터의 신호처리를 위한 제어신호를 최우선으로 하여 안정적으로 연속적인 데이터 처리를 할 수 있는 이점이 있다.As described above, the priority air circuit according to the present invention has an advantage of stably and continuously performing data processing with the control signal for signal processing of data as a top priority.
Claims (2)
Priority Applications (1)
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|---|---|---|---|
| KR1019930017539A KR0176470B1 (en) | 1993-08-31 | 1993-08-31 | Control method of priority of memory order |
Applications Claiming Priority (1)
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| KR1019930017539A KR0176470B1 (en) | 1993-08-31 | 1993-08-31 | Control method of priority of memory order |
Publications (2)
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| KR950006614A KR950006614A (en) | 1995-03-21 |
| KR0176470B1 true KR0176470B1 (en) | 1999-05-15 |
Family
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Family Applications (1)
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| KR1019930017539A KR0176470B1 (en) | 1993-08-31 | 1993-08-31 | Control method of priority of memory order |
Country Status (1)
| Country | Link |
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1993
- 1993-08-31 KR KR1019930017539A patent/KR0176470B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR950006614A (en) | 1995-03-21 |
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