KR0175007B1 - Semiconductor device and its fabrication method having voltage up capacitor - Google Patents
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Abstract
승압용 모스 커패시터률 갖는 반도체장치 및 그 제조방법이 개시되어 있다. 모스 커패시터가 형성될 영역에 소정의 단차부를 갖는 반도체기판 상에, 상기 반도체기판의 단차부를 실리콘 노드로 사용하고 그 위에 게이트유전막 및 게이트전극이 적층된 구조의 모스 커패시터가 형성된다. 상기 단차부를 제외한 기판 상에는, 게이트유전막을 개재하여 형성된 게이트전극 및 상기 게이트전극을 사이에 두고 형성된 소오스/드레인으로 이루어진 트랜지스터가 형성된다. 상기 단차부는 리세스부 또는 하나 이상의 요철부로 형성될 수 있다. 칩 면적을 줄이면서 모스 커패시터의 유효면적을 증대시킬 수 있으며, 트랜지스터의 채널영역과 모스 커패시터의 실리콘 노드의 도우핑 레벨을 차별화시켜서 모스 커패시터의 Cmin/Cmax 비율의 차이를 최소화할 수 있다.A semiconductor device having a MOS capacitor rate for boosting and a method of manufacturing the same are disclosed. On a semiconductor substrate having a predetermined step portion in a region where a MOS capacitor is to be formed, a MOS capacitor having a structure in which the step portion of the semiconductor substrate is used as a silicon node and a gate dielectric film and a gate electrode are stacked thereon is formed. On the substrate except for the stepped portion, a transistor including a gate electrode formed through a gate dielectric film and a source / drain formed between the gate electrodes is formed. The stepped portion may be formed of a recessed portion or one or more uneven portions. It is possible to increase the effective area of the MOS capacitor while reducing the chip area, and to minimize the difference in the Cmin / Cmax ratio of the MOS capacitor by differentiating the doping level of the transistor channel region and the silicon node of the MOS capacitor.
Description
제1도는 종래방법에 의한 반도체장치의 단면도.1 is a cross-sectional view of a semiconductor device by a conventional method.
제2도는 본 발명의 제1실시예에 의한 반도체장치의 단면도.2 is a cross-sectional view of a semiconductor device according to the first embodiment of the present invention.
제3도는 본 발명의 제2실시예에 의한 반도체장치의 단면도.3 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention.
제4a도 내지 제4f도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.4A through 4F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10,100 : P형 웰 12,102 : 소자분리막10,100: P-type well 12,102: device isolation membrane
15 : 요철부 16 : 리세스부15: uneven portion 16: recessed portion
18,18',104,104' : 게이트유전막 20,20'106,106' : 게이트전극18,18 ', 104,104': gate dielectric film 20,20'106,106 ': gate electrode
24,108 : 소오스/드레인 25,109 : 웰 콘택24,108 Source / drain 25,109 Well contact
26,110 : 층간절연막 28,110 : 금속 배선층26,110 interlayer insulating film 28,110 metal wiring layer
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 승압용 발생기(generator)에 사용되는 모스 커패시터(MOS capacitor)를 갖는 반도체장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a MOS capacitor used in a boost generator.
다이나믹램(DRAM) 등과 같은 반도체 메모리장치에서는 정보의 전달이 곧 유효한 전위의 이동이라고 할 수 있다. CMOS(Complementary MOS) 트랜지스터로 구성된 DRAM에서 전위는, 모스 트랜지스터의 채널영역을 통하여 전송되는 과정에서 모스 트랜지스터의 문턱전압(threshold voltage) 만큼의 전압 강하가 일어난다. 이러한 불가피한 전압 강하는 정보의 유실은 물론 정확한 데이터를 리드(read)하거나 라이트(write)하는데 있어서 무시할 수 없는 장애요인이 된다. 따라서, 그 해결책으로서 전압의 레벨을 끌어올리기 위한 전압 승압회로가 사용되기 시작하였다. 이러한 전압 승압회로에 대하여 종래에 제시된 기술들로서는, 본 출원인에 의해 1991년 11월 7일자로 대한민국에 특허 출원한 특허출원 번호 91-19740호(발명의 명칭 : 전압 승압회로)에 개시된 기술과, 논문 1992년 Symposium on VLSI Circuits Digest of Technical Papers의 p.64-65에 개시된 기술(제목: A 35ns 64Mb DRAM Using On-Chip Boosted Power Supply)과, 일본국의 후지쯔(Fujitsu)사에서 특허 허여된 미합중국 특허등록번호 4,704,706호에 개시된 기술 등이 있다.In a semiconductor memory device such as a dynamic random access memory (DRAM) or the like, the transfer of information is an effective shift of potential. In a DRAM composed of a CMOS (Complementary MOS) transistor, a voltage drop of the potential occurs as much as a threshold voltage of the MOS transistor in the process of being transferred through the channel region of the MOS transistor. This unavoidable voltage drop is not only a loss of information, but also a non-negligible obstacle in reading or writing accurate data. Therefore, as a solution, voltage boosting circuits for raising the level of voltage have begun to be used. Techniques conventionally proposed for such a voltage boosting circuit include those disclosed in Patent Application No. 91-19740 (name of the invention: voltage boosting circuit) filed in the Republic of Korea by the present applicant on November 7, 1991; The paper described in 1992, Symposium on VLSI Circuits Digest of Technical Papers, p.64-65 (Title: A 35ns 64Mb DRAM Using On-Chip Boosted Power Supply) and the United States of America patented by Fujitsu in Japan. And the technology disclosed in Patent Registration No. 4,704,706.
상기한 기술분야에서 통상적인 특징부분으로는, 전력 공급원으로 사용되는 Vcc 레벨보다 높게 승압된 전압 레벨을 얻기 위하여 모스 커패시터를 이용한 펌핑 회로(pumping circuit)를 사용하고 있는 것을 들 수 있다. 이와 같이 모스 커패시터를 이용한 펌핑 회로에 의하면, 전하 소모가 모스 전송 트랜지스터를 사용할 때보다 적은 승압전압 Vpp를 얻을 수 있다. 이때, Vpp 노드의 전압 레벨은 펌핑용 모스 커패시터의 능력에 따라 결정된다.A typical feature in the art is the use of a pumping circuit using a MOS capacitor to obtain a voltage level boosted above the Vcc level used as the power source. As described above, according to the pumping circuit using the MOS capacitor, it is possible to obtain a boosted voltage Vpp having a lower charge consumption than when using a MOS transfer transistor. At this time, the voltage level of the Vpp node is determined according to the capability of the MOS capacitor for pumping.
제1도는 종래의 펌핑용 모스 커패시터를 갖는 반도체장치의 단면도이다. 여기서, 참조부호 100은 P형 웰 (또는 P형 반도체기판), 102는 소자분리 막, 104, 104'는 게이트유전막, 106, 106'은 게이트전극, 108은 소오스/드레인, 109는 웰 콘택, 110은 층간절연막, 그리고 112는 금속 배선층을 나타낸다.1 is a cross-sectional view of a semiconductor device having a conventional pumping MOS capacitor. Here, reference numeral 100 denotes a P-type well (or P-type semiconductor substrate), 102 denotes an isolation layer, 104 and 104 'denotes a gate dielectric layer, 106 and 106' denotes a gate electrode, 108 denotes a source / drain, 109 denotes a well contact, 110 denotes an interlayer insulating film, and 112 denotes a metal wiring layer.
제1도를 참조하면, 승압회로에 사용되는 펌핑용 모스 커패시터는, 그 실리콘 노드(silicon node)로 사용하는 기판(100)과, 그 위에 게이트유전막(104')을 개재하여 형성된 게이트전극(106')으로 구성된다.Referring to FIG. 1, a pumping MOS capacitor used in a boosting circuit includes a substrate 100 used as a silicon node and a gate electrode 106 formed through a gate dielectric film 104 ′ thereon. ').
상기 승압회로와는 다른 회로에 사용되는 모스 트랜지스터는, 기판(100)상에 게이트유전막(104)을 개재하여 형성된 게이트전극(106) 및 상기 게이트전극(106)을 사이에 두고 형성된 소오스/드레인(108)으로 구성된다. 상기 모스 커패시터와 모스 트랜지스터는 동일한 P형 웰(100)내에서 형성된다.The MOS transistor used in a circuit different from the boosting circuit includes a source / drain formed between the gate electrode 106 and the gate electrode 106 formed on the substrate 100 via the gate dielectric film 104. 108). The MOS capacitor and the MOS transistor are formed in the same P-type well 100.
현재 사용되고 있는 펌핑용 모스 커패시터는 그 능력을 키우기 위해 충분히 큰 레이아웃 면적(즉, 칩 면적)을 필요로 하며, 통상의 경우, 펌핑용 모스 커패시터가 차지하는 면적은 DRAM의 주변회로 면적의 10∼15% 정도를 점유하고 있다 또한, 커패시턴스 C는,Currently used pumping MOS capacitors require a sufficiently large layout area (i.e. chip area) to increase their capabilities, and in general, the area occupied by the pumping MOS capacitors is 10-15% of the peripheral circuit area of the DRAM. In addition, the capacitance C,
C=εS/dC = εS / d
로 표시되는데, 유전상수 ε는 사용되는 유전체 막의 고정된 상수값이며, 커패시터의 유전간극 d는 모스 트랜지스터가 구성될 때 공정 파라미터 또는 설계 파라미터에 의해 결정되는 모스 유전막, 즉 게이트유전막에 의해 정해지는 값이다. 따라서, 충분히 큰 커패시턴스를 얻기 위해서는 커패시터의 면적 S를 증가시켜야 하며, 이로 인해 레이아웃 면적(즉, 칩 면적)의 증가가 필연적일 수 밖에 없다.The dielectric constant ε is a fixed constant value of the dielectric film used, and the dielectric gap d of the capacitor is a value determined by the MOS dielectric film, that is, the gate dielectric film, determined by the process parameter or the design parameter when the MOS transistor is constructed. to be. Therefore, in order to obtain a sufficiently large capacitance, the area S of the capacitor must be increased, thereby increasing the layout area (ie, the chip area).
한편, 승압용 발생기에 사용되는 모스 커패시터는 통상적으로 다른 회로의 트랜지스터와 동시에 형성된다. 따라서, 상기 모스 커패시터에서 실리콘 노드의 도우핑 조건은, 트랜지스터의 문턱전압, 펀치쓰루우(punchthrough), 및 포화 드레인전류(Idsat) 등의 파라미터에 의해 동일한 조건으로 제어된다. 이때, 모스 커패시터 실리콘 노드의 도우핑 레벨이 낮을 경우, 게이트전극 (즉, 금속 노드)의 바이어스 조건에 따라 Cmin (실리콘 노드의 공핍 (depletion) 확장에 따른 직렬 커패시턴스의 최소 커패시턴스)과 Cmax (실리콘 노드의 축적 (accumulation) 조건에서 유전막에 의한 최대 커패시턴스)의 차이가 크게 벌어지게 된다.On the other hand, the MOS capacitor used for the boost generator is usually formed simultaneously with the transistors of other circuits. Therefore, the doping condition of the silicon node in the MOS capacitor is controlled to the same condition by parameters such as the threshold voltage of the transistor, the punchthrough, and the saturation drain current Idsat. At this time, when the doping level of the MOS capacitor silicon node is low, Cmin (minimum capacitance of series capacitance according to depletion expansion of the silicon node) and Cmax (silicon node) depending on the bias condition of the gate electrode (ie, the metal node). The difference in the maximum capacitance due to the dielectric film in the accumulation condition of the () increases significantly.
따라서, 본 발명의 목적은 칩 면적을 감소시킬 수 있고 Cmin/Cmax 비율(ratio)의 차이를 줄일 수 있는, 승압용 모스 커패시터를 갖는 반도체장치를 제공하는데 있다.It is therefore an object of the present invention to provide a semiconductor device having a MOS capacitor for boosting, which can reduce the chip area and reduce the difference in the Cmin / Cmax ratio.
본 발명의 다른 목적을 상기 반도체장치를 제조하는데 특히 적합한 반도체장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device which is particularly suitable for manufacturing the semiconductor device.
상기 목적을 달성하기 위하여 본 발명의 승압용 모스 커패시터를 갖는 반도체 장치는 반도체기판과, 반도체 기판상의 주변 영역에 형성되어 있는 단차부와, 단차부 위에 게이트유전막 및 게이트전극이 적층된 구조를 가지며 승압회로에 사용되는 승압용 모스 커패시터 및 반도체 기판 상에 게이트유전막을 개재하여 형성된 게이트전극 및 게이트전극을 사이에 두고 형성된 소오스/드레인으로 이루어지고 승압회로가 아닌 다른 회로에 사용되는 트랜지스터를 구비한다. 이때, 단차부와 트랜지스터의 소오스/드레인 사이의 반도체 기판표면의 도핑 농도는 서로 다른 것이 바람직하다.In order to achieve the above object, a semiconductor device having a voltage rising capacitor has a structure in which a semiconductor substrate, a stepped portion formed in a peripheral region on the semiconductor substrate, and a gate dielectric film and a gate electrode are stacked on the stepped portion. A boosting MOS capacitor used in a circuit and a gate electrode formed on a semiconductor substrate via a gate dielectric film and a source / drain formed with a gate electrode interposed therebetween are provided for a circuit other than a boosting circuit. At this time, it is preferable that the doping concentration of the surface of the semiconductor substrate between the stepped portion and the source / drain of the transistor is different from each other.
본 발명의 일 태양에 의하면, 상기 반도체기판의 단차부는 리세스(recess)부로 형성된다. 상기 리세스부의 깊이는 4000∼6000Å 정도인 것이 바람직하다.According to one aspect of the invention, the stepped portion of the semiconductor substrate is formed as a recessed portion. It is preferable that the depth of the said recessed part is about 4000-6000 Pa.
본 발명의 다른 태양에 의하면, 상기 반도체기판의 단차부는 하나 이상의 요철부로 형성된다.According to another aspect of the present invention, the stepped portion of the semiconductor substrate is formed of one or more uneven portions.
본 발명의 다른 태양에 의하면, 상기 모스 커패시터의 실리콘 노드로 사용되는 상기 기판의 단차부와 상기 트랜지스터의 소오스/드레인 사이의 기판 표면의 도우핑 레벨이 서로 다르다.According to another aspect of the present invention, the doping level of the substrate surface is different between the stepped portion of the substrate used as the silicon node of the MOS capacitor and the source / drain of the transistor.
상기 다른 목적을 달성하기 위한 본 발명의 승압용 모스 커패시터를 갖는 반도체 장치의 제조방법은, 제1도전형의 반도체기판 상에 소자분리막을 형성하여 활성영역과 분리영역을 정의하는 단계와, 마스크 패턴을 이용하여 승압회로에 사용되는 승압용 모스 커패시터가 형성될 활성영역의 반도체기판을 식각하여 단차부를 형성하는 단계와, 마스크 패턴을 이용하여 단차부의 표면에 제1도전형의 불순물을 이온주입하는 단계와, 마스크 패턴을 제거하는 단계와, 단차부 위에 게이트유전막 및 게이트전극을 차례로 적층함으로써, 실리콘 노드로 사용되는 단차부, 게이트유전막 및 게이트전극으로 이루어지는 승압용 모스 커패시터를 형성하는 단계 및 반도체 기판상의 승압회로가 아닌 다른 회로에 사용되는 트랜지스터를 형성하고자 하는 영역에 소오스/드레인 형성을 위해 제2도전형의 불순물을 이온주입함으로써, 게이트유전막, 게이트전극 및 소오스/드레인으로 이루어진 트랜지스터를 형성하는 단계를 구비한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device having a boosting MOS capacitor, including: forming an isolation layer on a semiconductor substrate of a first conductivity type to define an active region and a separation region, and a mask pattern Forming a stepped portion by etching a semiconductor substrate in an active region where a boosting MOS capacitor to be used in the boosting circuit is formed, and implanting impurities of a first conductivity type on the surface of the stepped portion using a mask pattern And removing the mask pattern, and sequentially stacking the gate dielectric film and the gate electrode on the stepped portion, thereby forming a boosting MOS capacitor consisting of the stepped portion, the gate dielectric film, and the gate electrode used as the silicon node, and on the semiconductor substrate. In areas where transistors are used for circuits other than boost circuits, / By ion implanting impurities of the second conductivity type to form a drain, and a gate dielectric layer, gate electrode, and forming a transistor comprising the source / drain.
본 발명의 일 태양에 의하면, 상기 단차부는 리세스부로 형성한다. 상기 리세스부는 4000∼6000Å 정도의 깊이로 형성하는 것이 바람직하다.According to one aspect of the invention, the stepped portion is formed by a recessed portion. The recess is preferably formed to a depth of about 4000 to 6000 kPa.
본 발명의 다른 태양에 의하면, 상기 단차부는 하나 이상의 요철부로 형성한다. 상기 하나 이상의 요철부는, 마스크 패턴이 가능한 수준의 라인과 스페이스로서 형성하거나, 필라 형태로 형성할 수 있다.According to another aspect of the present invention, the stepped portion is formed of at least one uneven portion. The at least one uneven portion may be formed as a line and a space of a level at which a mask pattern is possible, or may be formed in a pillar shape.
본 발명의 다른 태양에 의하면, 상기 제1도전형의 불순물은, 모스 커패시터의 게이트전극 바이어스에 따라 공핍에 의한 커패시턴스의 감소가 최소가 되는 조건으로 이온주입한다.According to another aspect of the present invention, the impurity of the first conductivity type is ion implanted under a condition that the reduction in capacitance due to depletion is minimal according to the gate electrode bias of the MOS capacitor.
본 발명에 의하면, 모스 커패시터의 실리콘 노드로 사용되는 기판 부위를 리세스시키거나 하나 이상의 요철부를 갖도록 형성함으로써, 모스 커패시터의 유효 면적을 상대적으로 좁은 레이아웃 면적에서 증가시킬 수 있으므로 충분히 큰 커패시턴스를 얻을 수 있다.According to the present invention, by recessing the substrate portion used as the silicon node of the MOS capacitor or forming one or more uneven portions, the effective area of the MOS capacitor can be increased in a relatively narrow layout area, so that a sufficiently large capacitance can be obtained. have.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 제1 실시예에 의한 반도체장치의 단면도이다.2 is a cross-sectional view of a semiconductor device according to the first embodiment of the present invention.
제2도를 참조하면, P형 반도체기판, 또는 P형 웰(10) 상에 활성영역 및 분리영역을 정의하기 위한 소자분리막(12)이 형성되어 있다. 상기 활성영역 중에서 승압회로를 구성하는 영역에서는, 리세스부(16)로 형성된 실리콘 노드와 그 위에 게이트유전막(18')을 개재하여 형성된 게이트전극(20')으로 구성된 펌핑용 모스 커패시터가 형성되어 있다. 상기 활성영역 중에서 다른 회로를 구성하는 영역에서는, 평평한 기판 상에 게이트유전막(18)을 개재하여 형성된 게이트전극(20)과, 상기 게이트전극을 사이에 두고 형성된 소오스/드레인(24)으로 구성된 모스 트랜지스터가 형성되어 있다. 상기 모스 커패시터와 모스 트랜지스터는 동일 웰 내에 형성되며, 소자분리막(12)에 의해 서로 전기적으로 절연된다. 상기 모스 커패시터와 모스 트랜지스터가 형성되어 있는 기판 상에는 콘택홀들을 갖는 층간절연막(26)이 형성되어 있으며, 그 위에는, 상기 콘택홀들을 통해 모스 커패시터의 게이트전극(20'), P웰 콘택(25) 및 모스 트랜지스터의 소오스/드레인(24)에 각각 접속되는 금속 배선층(26)이 형성되어 있다.Referring to FIG. 2, an isolation layer 12 for defining an active region and an isolation region is formed on a P-type semiconductor substrate or a P-type well 10. In the active region of the boosting circuit, a pumping MOS capacitor including a silicon node formed by the recess 16 and a gate electrode 20 'formed through the gate dielectric film 18' is formed thereon. have. In a region constituting another circuit among the active regions, a MOS transistor including a gate electrode 20 formed on a flat substrate via a gate dielectric film 18 and a source / drain 24 formed between the gate electrodes. Is formed. The MOS capacitor and the MOS transistor are formed in the same well, and are electrically insulated from each other by the device isolation layer 12. An interlayer insulating layer 26 having contact holes is formed on the substrate on which the MOS capacitor and the MOS transistor are formed. The gate electrode 20 'and the P well contact 25 of the MOS capacitor are formed thereon through the contact holes. And a metal wiring layer 26 connected to the source / drain 24 of the MOS transistor, respectively.
종래 기술과 같이 평평한 기판 표면 상에 게이트전극이 형성되면 a×a ㎛2의 모스 커패시터 면적이 정의된다고 가정할 때, 제2도에 도시된 바와 같이 모스 커패시터의 실리콘 노드를, 예컨대 4000Å 정도의 깊이로 리세스시킬 경우, 동일한 a2㎛2의 레이아웃 면적에서 실제 얻어지는 모스 커패시터의 유효면적은 a2+1.6a ㎛2이 된다. 따라서, 종래기술 대비 1.6a ㎛2만큼의 면적이 추가됨으로써, 보다 큰 커패시턴스를 얻을 수 있거나, 그만큼의 레이아웃 면적을 줄일 수 있다.Assuming that a MOS capacitor area of a × a μm 2 is defined when a gate electrode is formed on a flat substrate surface as in the prior art, as shown in FIG. In the recess, the effective area of the MOS capacitor actually obtained at the same layout area of a 2 μm 2 is a 2 +1.6 a μm 2 . Therefore, by adding an area of 1.6a μm 2 as compared with the prior art, a larger capacitance can be obtained or the layout area can be reduced by that amount.
제3도는 본 발명의 제2 실시예에 의한 반도체장치의 단면도이다. 동도에서 제2도와 동일한 참조번호는 동일한 부재를 나타낸다.3 is a cross-sectional view of a semiconductor device according to a second embodiment of the present invention. Like reference numerals in FIG. 2 denote like elements.
제3도를 참조하면, 펌핑용 모스 커패시터의 실리콘 노드가 하나 이상의 요철부(15)로 형성됨으로써, 종래기술 대비 레이아웃 면적 (즉, 칩 면적)을 줄일 수 있으며 충분히 큰 커패시턴스를 확보할 수 있다. 상기 요철부(15)는 포토리소그라피 공정에 의해 형성되는 마스크 패턴이 가능한 정도의 갯수로 형성될 수 있다. 즉, 상기 요철부(15)들은, 마스크 패턴이 가능한 수준의 라인과 스페이스(line space)로서 형성하거나 필라(pillar) 형태로 형성할 수 있다.Referring to FIG. 3, since the silicon node of the pumping MOS capacitor is formed of one or more uneven parts 15, the layout area (that is, the chip area) can be reduced and a sufficiently large capacitance can be secured compared to the prior art. The uneven portion 15 may be formed in any number of possible mask patterns formed by a photolithography process. That is, the uneven parts 15 may be formed as a line and a space of a level where a mask pattern is possible, or may be formed in a pillar shape.
제4a도 내지 제4f도는 본 발명의 제1 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.4A through 4F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
제4a도는 소자분리막(12)을 형성하는 단계를 도시한다. P형 반도체기판에 활성영역 및 분리영역을 정의하기 위한 소자분리막(12)을 통상적인 소자분리방법, 예컨대 실리콘부분산화법(Local Oxidation of Silicon: LOCOS) 또는 폴리-버퍼(poly-buffered) LOCOS법에 의해 형성한다. 이어서, 상기 소자분리막(12)이 형성된 기판 상에 통상적인 웰 형성공정을 실시함으로써, CMOS 트랜지스터들이 형성될 P형 웰(10) 및 N형 웰(도시되지 않음)을 형성한다.4A shows the step of forming the device isolation film 12. A device isolation film 12 for defining an active region and an isolation region in a P-type semiconductor substrate is subjected to conventional device isolation methods, such as the Local Oxidation of Silicon (LOCOS) or poly-buffered LOCOS method. By forming. Subsequently, a conventional well forming process is performed on the substrate on which the device isolation film 12 is formed, thereby forming a P type well 10 and an N type well (not shown) in which CMOS transistors are to be formed.
제4b도는 리세스부(16)를 형성하는 단계를 도시한다. 상기 결과물 상에 포토레지스트를 도포한 후, 승압용 회로영역에서 모스 커패시터가 형성될 기판 부위만을 개구시키도록 포토레지스트 패턴(14)을 형성한다. 이어서, 상기 포토레지스트 패턴(14)을 식각마스크로 사용하여 노출된 기판을 소정깊이, 예컨대 4000-6000Å 정도의 깊이로 식각함으로써 리세스부(16)를 형성한다. 이때, 상기 포토레지스트 패턴(14)을 상술한 제2 실시예에서와 같은 다수의 요철부를 만들기 위한 패턴으로 형성할 수도 있다. 계속해서, 상기 포토레지스트 패턴(14)을 이온주입 마스크로 사용하여 웰과 같은 도전형, 예컨대 P형의 불순물(17)을 이온주입하여, 리세스된 기판 표면을 국부적으로 높은 도우핑 레벨이 유지되도록 한다.4B shows the step of forming the recessed portion 16. After applying the photoresist on the resultant, the photoresist pattern 14 is formed to open only the substrate portion where the MOS capacitor is to be formed in the boosting circuit region. Subsequently, using the photoresist pattern 14 as an etching mask, the exposed substrate is etched to a predetermined depth, for example, a depth of about 4000-6000 mm, to form the recess 16. In this case, the photoresist pattern 14 may be formed in a pattern for making a plurality of uneven parts as in the second embodiment. Subsequently, the photoresist pattern 14 is used as an ion implantation mask to ion implant a dopant 17, such as a well, such as a well, thereby maintaining a locally high doping level on the recessed substrate surface. Be sure to
제4c도는 게이트유전막(18, 18')을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(14)을 제거한 후, 결과물 상에 열적 산화공정을 실시하여 모스 트랜지스터의 게이트유전막(18)을 형성한다. 상기 게이트유전막은 모스 커패시터의 유전막(18')으로도 사용된다4C shows the steps of forming the gate dielectric films 18 and 18 '. After the photoresist pattern 14 is removed, a thermal oxidation process is performed on the resultant to form the gate dielectric layer 18 of the MOS transistor. The gate dielectric film is also used as the dielectric film 18 'of the MOS capacitor.
제4d도는 도전층(19)을 형성하는 단계를 도시한다. 상기 게이트유전막(18, 18')이 형성된 결과물 상에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘 및 금속 실리사이드를 차례로 적층하여 도전층(19)을 형성한다. 이어서, 상기 도전층(19) 상에 포토레지스트를 도포한 후, 게이트전극을 형성하기 위한 포토레지스트 패턴(22)을 형성한다.4D shows the step of forming the conductive layer 19. A conductive layer 19 is formed by sequentially stacking a conductive material, for example, polysilicon doped with impurities and a metal silicide, on the resultant product of the gate dielectric layers 18 and 18 '. Subsequently, after the photoresist is applied on the conductive layer 19, a photoresist pattern 22 for forming a gate electrode is formed.
제4e도는 게이트전극(20, 20') 및 소오스/드레인(24)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(22)을 식각마스크로 사용하여 상기 도전층(19)을 식각함으로써, 모스 트랜지스터 영역 및 모스 커패시터 영역에 각각 게이트전극(20, 20')들을 형성한다. 상기 공정의 결과, 리세스부(16)를 갖는 실리콘 노드 상에 게이트유전막(18') 및 게이트전극(20')이 적층되어 이루어진 모스 커패시터가 완성된다. 이어서, 포토리소그라피 공정으로 모스 트랜지스터 영역만을 개구한 후, 웰과 반대 도전형, 예컨대 N형의 불순물을 이온주입하여 모스 트랜지스터의 소오스/드레인(24)을 형성한다. 상기 공정의 결과, 게이트유전막(18), 게이트전극(20) 및 소오스/드레인(24)으로 이루어진 모스 트랜지스터가 완성된다. 계속해서, 포토리소그라피 공정을 이용하여 웰과 같은 도전형, 예컨대 P형의 불순물을 이온주입함으로써 P웰 콘택 (25)을 형성한다.4E illustrates the steps of forming the gate electrodes 20 and 20 'and the source / drain 24. As shown in FIG. By etching the conductive layer 19 using the photoresist pattern 22 as an etching mask, gate electrodes 20 and 20 'are formed in the MOS transistor region and the MOS capacitor region, respectively. As a result of this process, a MOS capacitor formed by stacking the gate dielectric film 18 'and the gate electrode 20' on the silicon node having the recessed portion 16 is completed. Subsequently, only the MOS transistor region is opened by the photolithography process, and then the source / drain 24 of the MOS transistor is formed by ion implantation of impurities of the opposite type to the well, for example, N type. As a result of this process, a MOS transistor consisting of the gate dielectric film 18, the gate electrode 20, and the source / drain 24 is completed. Subsequently, a P well contact 25 is formed by ion implanting an impurity of a conductive type, such as a P type, such as a well, using a photolithography process.
제4f도는 금속 배선층(28)을 형성하는 단계를 도시한다. 상기 소오스/드레인(24) 및 P웰 콘택(25)이 형성된 결과물 상에 절연물질을 침적하여 층간절연막(26)을 형성한다. 상기 층간절연막(26)은 모스 커패시터와 모스 트랜지스터를 후속공정에서 형성될 금속 배선층과 절연시키는 역할을 한다. 이어서, 상기 층간절연막(26) 상에 콘택홀을 형성하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한 후, 이를 식각마스크로 사용하여 상기 층간절연막(26)을 식각함으로써, 모스 커패시터의 게이트전극(20'), P웰 콘택(25) 및 모스 트랜지스터의 소오스/드레인(24)의 소정 표면을 각각 노출시키는 콘택홀들을 형성한다. 다음에, 상기 포토레지스트 패턴을 제거한 후, 콘택홀들이 형성된 결과물 상에 금속물질을 침적한다. 계속해서, 포토리소그라피 공정을 이용하여 상기 금속물질층을 패터닝함으로써, 콘택홀들을 통해 모스 커패시터의 게이트전극(20'), 모스 트랜지스터의 소오스/드레인(24), 및 P웰 콘택(25)에 각각 접속되는 금속 배선층(28)을 형성한다.4F shows the step of forming the metallization layer 28. An interlayer insulating layer 26 is formed by depositing an insulating material on the resultant source / drain 24 and the P well contact 25. The interlayer insulating layer 26 insulates the MOS capacitor and the MOS transistor from the metal wiring layer to be formed in a subsequent process. Subsequently, after forming a photoresist pattern (not shown) for forming contact holes on the interlayer insulating layer 26, the interlayer insulating layer 26 is etched using the photoresist pattern (not shown) to form a gate electrode of the MOS capacitor. Contact holes exposing a predetermined surface of the source / drain 24 of the P-well contact 25 and the MOS transistor, respectively. Next, after removing the photoresist pattern, a metal material is deposited on the resultant formed contact holes. Subsequently, the metal material layer is patterned using a photolithography process to contact the gate electrode 20 'of the MOS capacitor, the source / drain 24 of the MOS transistor, and the P well contact 25 through the contact holes, respectively. The metal wiring layer 28 to be connected is formed.
상술한 바와 같이 본 발명에 의하면, 모스 커패시터의 실리콘 노드로 사용되는 기판 부위를 리세스시키거나, 하나 이상의 요철부를 갖도록 형성함으로써, 모스 커패시터의 유효 면적을 상대적으로 좁은 레이아옷 면적에서 증가시킬 수 있어 충분히 큰 커패시턴스를 얻을 수 있다. 따라서, 펌핑 능력이 우수한 승압회로를 구성할 수 있으며, 칩 면적을 종래방법 대비 5∼10% 정도 줄일 수 있다.As described above, according to the present invention, by recessing the substrate portion used as the silicon node of the MOS capacitor or by forming one or more uneven portions, the effective area of the MOS capacitor can be increased in a relatively narrow lay area. A sufficiently large capacitance can be obtained. Therefore, the boosting circuit having excellent pumping capability can be configured, and the chip area can be reduced by about 5 to 10% compared to the conventional method.
또한, 모스 커패시턴스의 실리콘 노드로 사용되는 기판 부위에 단차부를 형성하기 위한 마스크 패턴을 이용하여 별도의 이온주입 공정을 실시함으로써, 실리콘 노드의 도우핑 레벨을 다른 회로를 구성하는 모스 트랜지스터 채널영역의 도우핑 레벨과 다르게 차별화할 수 있다 따라서, 모스 커패시터의 게이트전극 바이어스 조건에 따른 Cmin/Cmax 비율의 차이를 최소화할 수 있다.In addition, by performing a separate ion implantation process using a mask pattern for forming a stepped portion in the substrate portion used as the silicon node of the MOS capacitance, the doping of the MOS transistor channel region constituting a circuit having a different doping level of the silicon node. Differentiation from the ping level is possible. Accordingly, the difference in the Cmin / Cmax ratio according to the gate electrode bias condition of the MOS capacitor can be minimized.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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