KR960011819B1 - Method for manufacturing a semiconductor device - Google Patents
Method for manufacturing a semiconductor device Download PDFInfo
- Publication number
- KR960011819B1 KR960011819B1 KR1019920020680A KR920020680A KR960011819B1 KR 960011819 B1 KR960011819 B1 KR 960011819B1 KR 1019920020680 A KR1019920020680 A KR 1019920020680A KR 920020680 A KR920020680 A KR 920020680A KR 960011819 B1 KR960011819 B1 KR 960011819B1
- Authority
- KR
- South Korea
- Prior art keywords
- material layer
- semiconductor device
- manufacturing
- load resistance
- forming
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Abstract
Description
제1도는 스태틱램의 메모리셀의 회로도.1 is a circuit diagram of a memory cell of a static RAM.
제2a도 내지 제2e도는 종래의 기술에 의한 반도체 장치의 제조공정을 순서에 따라 도시한 단면도들.2A to 2E are cross-sectional views sequentially showing a manufacturing process of a semiconductor device according to the prior art.
제3도는 종래의 기술에 의한 스태틱램의 단면도.3 is a cross-sectional view of the static ram according to the prior art.
제4a도 내지 제4d도는 제3도의 스태틱램을 형성하기 위한 제조공정을 순서에 따라 도시한 단면도들.4A to 4D are cross-sectional views sequentially showing a manufacturing process for forming the static ram of FIG.
제5a 내지 제5c도는 제1 실시예로서 본 발명에 따른 반도체 장치의 제조공정을 순서에 따라 도시한 단면도들.5A to 5C are cross-sectional views sequentially showing a manufacturing process of a semiconductor device according to the present invention as a first embodiment.
제6a 내지 제6d도는 제2실시예로서 본 발명에 따른 반도체 장치의 제조공정을 순서에 따라 도시한 단면도들.6A through 6D are cross-sectional views sequentially showing a manufacturing process of a semiconductor device according to the present invention as a second embodiment.
제7도 및 제8도는 종래의 기술에 따른 반도체 장치와 본 발명에 따른 반도체 장치의 단면을 비교하기 위한 단면도들.7 and 8 are cross-sectional views for comparing a cross section of a semiconductor device according to the present invention with a semiconductor device according to the prior art.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 스태틱램(Static Ran dom Access Memory)의 저항부의 고저항을 달성하기 위한 반도체 장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a semiconductor device and a method of manufacturing the same for achieving a high resistance of a resistance portion of a static random access memory.
스태틱램은 디램(Dynamic Random Access Memory)에 비해 메모리 용량이 작지만 고속이며 사용이 편리하기 때문에 중·소 용량의 메모리 분야에서는 많이 이용되고 있다.Static RAM has a smaller memory capacity than DRAM (Dynamic Random Access Memory), but is widely used in the medium and small memory fields because of its high speed and ease of use.
제1도는 스태틱램의 메모리셀 회로도로서, 셀 좌측에 형성되어 게이트는 워드라인과 접속하고 드레인은 제1비트라인과 접속하는 NMOS 제1전송트랜지스터, 셀 우측에 형성되어 게이트는 상기 워드라인과 접속되고 드레인은 제2비트라인과 접속하는 NMOS 제2전송트랜지스터, 상기 제1전송트랜지스터의 소오스와 드레인이 접속하고 그 소오스는 접지(Vss)되며, 그 게이트는 상기 제2전송트랜지스터의 소오스와 그 드레인이 접속하고, 그 소오스는 접지되며, 그 게이트는 상기 제1전송트랜지스터의 소오스와 접속하는 NMOS 제2구동트랜지스터, 그 한측은 전원단자(Vcc)와 연결되고 그 타측은 제1구동트랜지스터의 드레인과 연결되는 제2부하소자로 구성된 스태틱램을 도시한다. 상기 제1도에 있어서, 제1 및 제2구동트랜지스터와 제1 및 제2부하소자는 하나의 플립플롭으로 구성된다.FIG. 1 is a circuit diagram of a memory cell of a static RAM, in which an NMOS first transfer transistor is formed on a left side of a cell, a gate is connected to a word line, and a drain is connected to a first bit line, and a gate is connected to the word line. And a drain connected to the NMOS second transfer transistor connected to the second bit line, a source and a drain of the first transfer transistor, and a source thereof connected to ground (Vss), and a gate of the second transfer transistor connected to the second bit line. The NMOS second drive transistor connected to the source of the first transfer transistor, one side of which is connected to a power supply terminal (Vcc), and the other side thereof to the drain of the first drive transistor. A static ram consisting of a second load element connected thereto is shown. In FIG. 1, the first and second driving transistors and the first and second load elements are constituted by one flip-flop.
통상적으로, 스태틱램의 메모리셀에는 2개의 스위칭(sutching)트랜지스터와 1개의 플립플롭(flip flop)회로로 구성된다. 기억정보는 상기 플립플롭의 입출력 단자인 두 노드(상기 제1전송트랜지스터의 소오스, 제1구동트랜지스터의 드레인 및 제1부하소자가 접속하는 제1노드(A)와 제2전송트랜지스터의 드레인 및 제2부하소자가 접속하는 제2노드(B)간의 전압차로 보존되는데, 실제로는 두 노드간의 부유 용량(주로 노드 A 또는 B에 있어서의 접합 용량과 게이트 입력 용량으로 구성됨)에 축적된 전하로서 보존된다.Typically, a memory cell of a static RAM consists of two switching transistors and one flip flop circuit. The storage information includes two nodes (the source of the first transfer transistor, the drain of the first driving transistor, the drain of the first node A and the second transfer transistor connected to the first load element), and the second node. It is preserved as the voltage difference between the second node B connected by the two load elements, but is actually stored as the charge accumulated in the stray capacitance between the two nodes (mainly composed of the junction capacitance at the node A or B and the gate input capacitance). .
이 전하는 전원 Vcc로부터 부하소자를 통해 항상 보충되고 있으므로 디램의 경우와 같이 시간이 지나면서 기억정보가 손실되는 경우가 없다. 따라서 디램의 경우와 같이 시간이 지나면서 리프레쉬(refresh)기능이 필요하지 않고, 정보를 독출(read)할때 상기 신호전하의 차가 메모리셀을 구성하고 있는 플립플롭회로에서 증폭되므로 큰차동독출 신호가 얻어진다. 그 때문에 잡음의 영향을 크게 받지 않으므로 디램의 경우와 같은 센스증폭부가 필요하지 않다.Since this charge is always replenished from the power supply Vcc through the load element, memory information is not lost over time as in the case of DRAM. Therefore, as in the case of DRAM, a refresh function is not necessary over time, and when the information is read, the difference in the signal charge is amplified in the flip-flop circuit constituting the memory cell. Obtained. Because of this, noise is not greatly affected, so a sense amplifier like DRAM does not need.
상기와 같은 장점을 가진 스태틱램은 부하소자로서 디플리션(depletion) MOS트랜지스터를 사용하는 디플리션 부하형, 부하소자로서 고저항 다결정 실리콘을 사용하는 고저항 다결정 실리콘 부하형 및 부하소자로서 PMOS 박막트랜지스터를 사용하는 CMOS형으로 구분할 수 있으며, 고저항 다결정 실리콘 부하형이 가장 널리 사용되고 있다.Static RAM having the above advantages is a depletion load type using a depletion MOS transistor as a load element, a high resistance polycrystalline silicon load type using high resistance polycrystalline silicon as a load element and a PMOS as a load element. It can be classified into CMOS type using thin film transistor, and high resistance polycrystalline silicon load type is most widely used.
통상적으로 상기 고저항 다결정 실리콘은 저항도가 수 MΩ정도로서, 상기 플립플롭의 입출력 단자인 두노드간에 축척된 전하의 보존으로 이루어지는 정보가 상기 트랜지스터에서 누설전류로 인해 손실되는 것을 방지하는 역활을 하고 있으나, 집적도가 높아질수록 보다 큰 고저항 다결정 실리콘이 필요하게 되었다.Typically, the high-resistance polycrystalline silicon has a resistance of a few MΩ, and serves to prevent loss of information due to leakage current in the transistor, which is composed of preservation of charge accumulated between two nodes, which are input / output terminals of the flip-flop. As the degree of integration increases, more high-resistance polycrystalline silicon is required.
제2a도 내지 제2e도는 종래의 방법에 따른 반도체 장치의 제조방법을 도시한 단면도들이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a conventional method.
제2a도를 참조하면, 반도체 기판(100)을 활성 영역 및 비활성 영역으로 구분하기 위한 필드산화막(105)이 형성되어 있는 반도체 기판상에 게이트와, 상기 게이트와 자기정합되도록 형성되는 소오스 및 드레인을 구비하는 트랜지스터(1)를 형성한다.Referring to FIG. 2A, a gate is formed on a semiconductor substrate on which a field oxide layer 105 is formed to divide the semiconductor substrate 100 into an active region and an inactive region, and a source and a drain formed to self-align with the gate. The transistor 1 provided is formed.
제2b도를 참조하면, 결과물 전면에 상기 트랜지스터(1)를 절연시키기 위한 절연물질로서, 예를들면 산화물과 같은 물질을 도포하여 절연막(2)을 형성한 후, 부하와 연결된 노드 접촉부를 형성하기 위해 절연막(2)상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 제1포토레지스트 패턴을 형성하여 이것을 마스크로 적용, 제1절연막을 선택적으로 식각함으로써 노드 접촉부를 형성한다.Referring to FIG. 2B, as an insulating material for insulating the transistor 1 on the entire surface of the resultant, for example, an insulating material 2 is formed by applying a material such as an oxide to form a node contact portion connected to a load. A photoresist is applied on the insulating film 2, the mask is exposed and developed to form a first photoresist pattern, which is applied as a mask, and the node is contacted by selectively etching the first insulating film.
제2c도를 참조하면, 제1물질층을 형성하기 위하여 결과물 전면에 도전물질로서, 예를들면 다결정 실리콘을 소정의 두께로 도포하여 제1물질층(3)을 형성한다.Referring to FIG. 2C, the first material layer 3 is formed by applying, for example, polycrystalline silicon to a predetermined thickness as a conductive material on the entire surface of the resultant to form the first material layer.
제2d도를 참조하면, 상기 제1물질층(3) 상부에 포토레지스트를 도포, 마스크 노광 및 현상하고 제2포토레지스트 패턴(4)을 형성하여 이것을 마스크로 적용, 상기 부하가 형성되는 영역을 제외한 제1물질층에 불순물을 주입한다.Referring to FIG. 2D, a photoresist is applied, a mask is exposed and developed on the first material layer 3, and a second photoresist pattern 4 is formed and applied as a mask to form an area where the load is formed. Impurities are injected into the first material layer except for the above.
제2e도를 참조하면, 상기 제2포토레지스트 패턴을 제거하여 상기 불순물이 주입된 제1물질층으로 이루어진 노드 접촉부(3a)와 전원선(3c), 그리고 상기 불순물이 주입되지 않은 제1물질층으로 이루어진 저항부(3b)가 완성된다.Referring to FIG. 2E, the node contact portion 3a, the power line 3c, and the first material layer in which the impurities are not injected are formed by removing the second photoresist pattern. The resistance part 3b which consists of these is completed.
그러나 상기와 같은 종래의 방법으로는 고저항을 얻을 수 없기 때문에, 도시바에서 출원한 대한민국 특허 공개번호 '92-13629'에서는 콘택 형성시 오버 에칭(over etching)에 의한 결함을 방지하기 위하여 노드와 전원선 및 저항부를 이루는 다결정 실리콘의 두께를 접속부만 두껍게 형성하고 다른 얇은 다결정 실리콘층으로 이루어진 부분에는 질소이온을 이온주입시켜 고저항을 실현하는 방법을 사용하고 있다.However, since a high resistance cannot be obtained by the conventional method as described above, the Korean Patent Publication No. '92 -13629 'filed by Toshiba uses a node and a power supply to prevent a defect due to over etching during contact formation. The thickness of the polycrystalline silicon constituting the line and the resistance portion is formed to be thick only at the connection portion, and a method of realizing high resistance by ion implanting nitrogen ions into a portion made of another thin polycrystalline silicon layer is used.
제3도는 접속부의 두께를 두껍게 하고, 저항부의 두께는 얇게 형성한 스태틱램의 메모리셀의 단면도이다.3 is a cross-sectional view of a memory cell of a static ram in which the thickness of the connection portion is made thick and the resistance portion is formed thin.
제3도를 참조하면, 반도체 기판(100)상에 절연막(17)을 매개로 하여 적층형성된 다결정 실리콘(15,16)과 금속배선층(18)을 상기 절연막(17)에 형성된 접속구멍을 통해서 전기적으로 상호 접촉하도록 되어 있는데, 상기 다결정 실리콘층(15,16)의 접속부(15b,16b)의 막두께가 다른부분(15a,16a) 보다 두껍게 형성되어 있다.Referring to FIG. 3, the polycrystalline silicon 15 and 16 and the metal wiring layer 18 stacked on the semiconductor substrate 100 through the insulating film 17 are electrically formed through the connection holes formed in the insulating film 17. The film thicknesses of the connecting portions 15b and 16b of the polycrystalline silicon layers 15 and 16 are thicker than the other portions 15a and 16a.
제4a도 내지 제4d도는 제3도의 스태틱램을 형성하기 위한 제조공정을 순서에 따라 도시한 단면도들이다.4A to 4D are cross-sectional views sequentially illustrating a manufacturing process for forming the static ram of FIG.
먼저 제4a도를 참조하면, 반도체 기판(100)상에 활성 영역과 비활성 영역을 분리하기 위한 필드산화막(13)을 형성하고, 결과물 전면에 제1물질층을 형성하기 위한 물질로서, 예를들면 다결정 실리콘을 소정의 두께로 도포하여 상기 제1물질층(15)을 형성한 후 그 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 제1포토레지스트 패턴(19)을 형성한다. 이어서 상기 제1포토레지스트 패턴을 적용하여 상기 제1물질층(15)을 선택적으로 식각하여 제1패턴을 형성한다.First, referring to FIG. 4A, a material for forming a field oxide film 13 for separating an active region and an inactive region on a semiconductor substrate 100 and forming a first material layer on the entire surface of the resultant, for example Polycrystalline silicon is applied to a predetermined thickness to form the first material layer 15, and then a photoresist is applied, mask exposed, and developed on the upper portion to form the first photoresist pattern 19. Subsequently, the first material layer 15 is selectively etched by applying the first photoresist pattern to form a first pattern.
제4b도를 참조하면, 상기 제1포토레지스트 패턴을 제거하고, 다시 상기 제1패턴 상부의 소정 영역에 상기 제1패턴의 일부 영역을 식각으로부터 보호하기 위한 제2포토레지스트 패턴(10)을 형성하여 상기 제2포토레지스트 패턴 하부의 제1물질층은 두껍고 다른 부분은 얇은 제2패턴을 형성한다.Referring to FIG. 4B, the first photoresist pattern may be removed, and a second photoresist pattern 10 may be formed on a predetermined region above the first pattern to protect a portion of the first pattern from etching. As a result, the first material layer below the second photoresist pattern is thick and the other portion is thin.
제4c도를 참조하면, 상기 제2포토레지스트 패턴을 제거한다.Referring to FIG. 4C, the second photoresist pattern is removed.
제4d도를 참조하면, 결과물 전면에 절연물질을 증착시켜 절연막(17)을 형성한 후 상기 절연막(17)의 소정부분을 선택적으로 식각하여 접속구멍(11)을 형성하며 이 접속구멍을 통해 다결정 실리콘(15,16)과 금속배선층(18)이 전기적으로 상호 접촉된다.Referring to FIG. 4D, an insulating material is deposited on the entire surface of the resultant to form an insulating film 17, and then a predetermined portion of the insulating film 17 is selectively etched to form a connection hole 11. The silicon 15, 16 and the metallization layer 18 are in electrical contact with each other.
상기와 같은 방법은 다결정 실리콘으로 이루어진 저항부의 두께가 얇게 형성되어 높은 저항을 얻을 수 있으나 전원선 및 노드 접속부의 두께 역시 얇아져서 전원선 및 노드 접속부의 저항 또한 높아지게 된다. 뿐만 아니라 상기 접속구멍의 형성공정시 과도식각으로 인해 다결정 실리콘의 상부가 식각되어 두께를 감소시킬 수 있고 뿐만 아니라 단차로 인해 상대적으로 높은 곳에 위치하는 다결정 실리콘과 금속배선과의 접속부의 경우 상기 다결정 실리콘을 완전히 제거되어 버릴 위험성이 있다.In the above method, a thin resistor layer made of polycrystalline silicon is formed to obtain a high resistance, but the thickness of the power supply line and the node connection portion is also reduced, thereby increasing the resistance of the power supply line and the node connection portion. In addition, the upper part of the polycrystalline silicon may be etched to reduce the thickness due to the excessive etching during the formation of the connection hole, and in the case of the connection part between the polycrystalline silicon and the metal wiring located at a relatively high position due to the step, the polycrystalline silicon There is a risk of the complete removal.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하여 반도체 장치의 집적도를 항상시키기 위한 고저항 다결정 실리콘을 구비하는 반도체 장치를 제조하는 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device having high-resistance polycrystalline silicon for solving the above problems and always increasing the degree of integration of the semiconductor device.
상기 목적을 달성하기 위해, 고집적 고용량을 필요로 하는 반도체 장치중 트랜지스터와 부하저항을 필요로 하는 메모리 소자의 제조방법은, 전력공급과 부하저항으로 사용되는 물질층을 형성하는 단계, 부하저항이 될 물질층을 얇게 식각하는 단계, 나머지 부분의 물질층에 불순물을 주입하여 전도로를 높이는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a memory device requiring a transistor and a load resistance of a semiconductor device that requires a high integration high capacity, forming a material layer used for power supply and load resistance, the load resistance Etching the material layer thin, characterized in that to increase the conductive path by injecting impurities into the remaining material layer.
또한 본 발명의 목적을 달성하기 위해 고집적 고용량을 필요로 하는 반도체 장치중 트랜지스터와 부하저항을 필요로 하는 메모리 소자의 제조방법은, 상기 부하저항이 형성될 부분을 제외한 기판 전면에 제1물질층을 형성하는 단계, 결과물 상에 제2물질층을 형성하고 패턴화하는 단계, 상기 제1 및 제2 물질층이 적층된 부분에 불순물을 주입하는 단계를 구비한다.In addition, a method of manufacturing a memory device requiring a transistor and a load resistance of a semiconductor device that requires a high integrated high capacity to achieve the object of the present invention, the first material layer on the entire surface of the substrate excluding the portion where the load resistance is to be formed Forming, patterning and patterning a second material layer on the resultant, and injecting impurities into portions in which the first and second material layers are stacked.
이하, 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제5a도 내지 제5c도는 제1실시예로서 본 발명에 따른 반도체 장치의 제조공정을 순서에 따라 도시한 단면도들이다.5A to 5C are cross-sectional views sequentially showing the manufacturing process of the semiconductor device according to the present invention as the first embodiment.
제5a도를 참조하면, 제2a도 및 제2b도의 공정을 거쳐 형성된 결과물 전면에 제1물질층을 형성하기 위한 물질로서, 예를들면 다결정 실리콘을 도포하여 제1물질층(23)을 형성한 후, 부하가 형성될 영역을 제외한 부분의 상기 제1물질층(23) 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 제5포토레지스트 패턴(25)을 형성하고, 이것을 마스크로 적용하여 상기 제1물질층(23)을 소정의 두께로 식각하여 부하영역의 제1물질층의 두께를 감소시킨다.Referring to FIG. 5A, a material for forming the first material layer on the entire surface of the resultant formed through the processes of FIGS. 2A and 2B, for example, the first material layer 23 is formed by applying polycrystalline silicon. Subsequently, a fifth photoresist pattern 25 is formed by applying, mask exposing and developing a photoresist on the first material layer 23 except for a region in which a load is to be formed, and applying the mask as a mask. The first material layer 23 is etched to a predetermined thickness to reduce the thickness of the first material layer in the load region.
제5b도를 참조하면, 상기 제5포토레지스트 패턴을 제거하고 상기 제1물질층을 패터닝함으로써 전원선(Vcc)과 저항부와 노드 접촉부를 구성하는 제1패턴(23')을 형성한다.Referring to FIG. 5B, the first pattern 23 ′ forming the power line Vcc, the resistor part, and the node contact part is formed by removing the fifth photoresist pattern and patterning the first material layer.
제5c도를 참조하면, 식각되어 두께가 얇아진 부하영역의 제1물질층의 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 제6포토레지스트 패턴을 형성하고 이것을 마스크로 적용하여 상기 제1물질층상에 이온주입 방법으로 불순물을 주입하여 상기 노드 접촉부(23a), 저항부(23b) 및 전원선(Vcc)(23c)을 완성한 후 상기 제6포토레지스트패턴을 제거한다. 이때 상기 불순물의 주입공정은 이온주입방법(ion implanta tion)을 사용한다.Referring to FIG. 5C, a sixth photoresist pattern is formed by applying, mask exposing, and developing a photoresist on an upper portion of the first material layer of a load region that is etched and thinned, and applies the mask to the first material layer. The sixth photoresist pattern is removed after the impurity is implanted into the node contact portion 23a, the resistance portion 23b, and the power supply line Vcc 23c. In this case, the impurity implantation process uses an ion implantation method.
제6a도 내지 제6d도는 제2실시예로서 본 발명에 따른 반도체 장치의 제조공정을 순서에 따라 도시한 단면도들이다.6A to 6D are cross-sectional views sequentially showing a manufacturing process of a semiconductor device according to the present invention as a second embodiment.
제6a도를 참조하면, 제2a도 및 제2b도의 공정을 거쳐 형성된 결과물 전면에 제1물질층을 형성하기 위한 물질로서, 예를들면 다결정 실리콘을 도포하여 제1물질층(33)을 형성한 후, 부하가 형성될 영역을 제외한 부분의 상기 제1물질층(33) 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 제5포토레지스트 패턴을 형성하고, 이것을 마스크로 적용하여 상기 제1물질층(33)을 식각하여 상기 절연막(2)의 일부분을 노출시킨다.Referring to FIG. 6A, a material for forming the first material layer on the entire surface of the resultant formed through the processes of FIGS. 2A and 2B, for example, the first material layer 33 is formed by applying polycrystalline silicon. Afterwards, a fifth photoresist pattern is formed by applying, masking, and developing a photoresist on the first material layer 33 except for a region where a load is to be formed, and applying the same as a mask to the first material layer. A portion of the insulating film 2 is exposed by etching 33.
제6b도를 참조하면, 결과물 전면에 제2물질층을 형성하기 위한 물질로서, 예를들면 다결정 실리콘을 소정의 두께로 도포하여 제2물질층(35)을 형성한다. 따라서 부하영역상에는 제1물질층이 제거되어 제2물질층(35)만 위치하게 된다.Referring to FIG. 6B, as a material for forming the second material layer on the entire surface of the resultant, for example, polycrystalline silicon is applied to a predetermined thickness to form the second material layer 35. Therefore, the first material layer is removed on the load region so that only the second material layer 35 is positioned.
제6c도를 참조하면, 상기 제1물질층 및 제2물질층을 패터닝함으로써 전원선(Vcc)과 저항부와 노드 접촉부를 구성하는 제1패턴(23')을 형성한다.Referring to FIG. 6C, the first pattern layer and the second material layer are patterned to form a first pattern 23 ′ constituting the power line Vcc, the resistor unit, and the node contact unit.
제6d도를 참조하면, 부하영역의 제2물질층의 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 제7포토레지스트 패턴을 형성하고 이것을 마스크로 적용하여 상기 제1물질층 및 제2물질층상에 불순물을 주입하여 상기 노드 접촉부(35a), 저항부(35b) 및 전원선(Vcc)(35c)을 완성한 후 상기 제7포토레지스트 패턴을 제거한다.Referring to FIG. 6D, a seventh photoresist pattern is formed by applying, masking, and developing a photoresist on the second material layer in the load region, and applying the same as a mask to the first material layer and the second material layer. Impurities are injected into the node contact portion 35a, the resistor portion 35b, and the power line (Vcc) 35c, and then the seventh photoresist pattern is removed.
제7도 및 제8도는 종래의 기술에 따른 반도체 장치와 본 발명에 따른 반도체 장치의 단면을 비교하기 위한 단면도들이다.7 and 8 are cross-sectional views for comparing a cross section of a semiconductor device according to the present invention with a semiconductor device according to the prior art.
제7도와 제8도를 비교하여 보면, 제7도에서 다결정 실리콘과 금속배선의 접속부(50a)만 두껍게 형성되고 저항부(50b)와 노드 접촉부(50c)는 얇게 형성되어 있는데 비해 제8도에서 저항부(50b')만 얇게 형성되어 고저항을 구성하고 있다.7 and 8, only the connection portion 50a of the polycrystalline silicon and the metal wiring is thick and the resistance portion 50b and the node contact portion 50c are thin in FIG. Only the resistor portion 50b 'is thinly formed to form a high resistance.
따라서 상기와 같은 본 발명에 의해 형성된 반도체 장치는, 부하영역을 이루는 물질층의 두께를 작게 하여 저항을 높이고, 전원선을 이루는 물질층은 두께를 크게 형성하여 셀까지의 선저항을 낮출 수 있으며, 활성 영역과 폴리의 접속 영역에 상용되는 물질층의 두께 또한 크게 형성함으로써 노드 영역, 전원선에서 부하 영역을 거친 폴리와 활성 영역이 만나는 영역의 접촉 저항 및 선저항을 낮추어 방전전류를 증가시켜 스태틱램의 대용량화를 꾀할 수 있다. 한편, 불순물이 도핑되지 않은 다결정 실리콘층 보다 금속배선의 접속구가 형성될 불순물이 도핑된 다결정 실리콘층이 두꺼우므로 금속배선을 위한 접촉구의 형성시 단차에 의해 발생할 수 있는 과도식각의 문제점을 해결할 수 있다.Therefore, in the semiconductor device formed by the present invention as described above, the resistance of the material layer constituting the load region can be increased to increase the resistance, and the material layer constituting the power line can be formed to have a large thickness to lower the line resistance to the cell. The thickness of the material layer commonly used in the connection area between the active area and the poly is also increased, thereby reducing the contact resistance and the line resistance of the area where the poly and the active area meet the load area in the node area and the power line, thereby increasing the discharge current by increasing the discharge current. Large capacity can be achieved. On the other hand, since the polycrystalline silicon layer doped with the impurity to which the interconnection of the metal wiring is to be formed is thicker than the polycrystalline silicon layer without the impurity doping, it is possible to solve the problem of transient etching that may be caused by the step when forming the contact hole for the metal wiring. .
본 발명은 상기 실시예에 한정되지 않으며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당분야의 통상의 지식을 가진 자에 의한 다양한 응용이 가능함은 물론이다.The present invention is not limited to the above embodiments, and various applications by those skilled in the art are possible without departing from the technical spirit of the present invention.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920020680A KR960011819B1 (en) | 1992-11-05 | 1992-11-05 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920020680A KR960011819B1 (en) | 1992-11-05 | 1992-11-05 | Method for manufacturing a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940012607A KR940012607A (en) | 1994-06-24 |
| KR960011819B1 true KR960011819B1 (en) | 1996-08-30 |
Family
ID=19342520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920020680A KR960011819B1 (en) | 1992-11-05 | 1992-11-05 | Method for manufacturing a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960011819B1 (en) |
-
1992
- 1992-11-05 KR KR1019920020680A patent/KR960011819B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012607A (en) | 1994-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3900465B2 (en) | SOI field effect transistor | |
| US5266507A (en) | Method of fabricating an offset dual gate thin film field effect transistor | |
| US6228704B1 (en) | Process for manufacturing semiconductor integrated circuit device | |
| KR0145058B1 (en) | Static random access memory device and manufacturing method | |
| US5989946A (en) | Method of forming SRAM cells and pairs of field effect transistors | |
| JP4381491B2 (en) | Method of manufacturing an integrated circuit with insulated gate field effect transistors having different gate capacitances | |
| KR0183485B1 (en) | Semiconductor device including memory cell having a capacitance element added to a node of the cell | |
| KR0175007B1 (en) | Semiconductor device and its fabrication method having voltage up capacitor | |
| KR960011819B1 (en) | Method for manufacturing a semiconductor device | |
| US5027186A (en) | Semiconductor device | |
| KR0138319B1 (en) | Static random access memory device and fabrication thereof | |
| KR100338816B1 (en) | Method for forming SRAM MOS transistor and Thin Film Transistor gate | |
| KR960009997B1 (en) | Semiconductor memory cell and manufacturing method thereof | |
| KR0161418B1 (en) | Pmos transistor of sram | |
| KR100334575B1 (en) | Method for manufacturing semiconductor memory | |
| KR100327660B1 (en) | Decoupling Capacitors for Semiconductor Devices | |
| KR960010073B1 (en) | Semiconductor device and the manufacturing method thereof | |
| KR100190034B1 (en) | A static random access memory device | |
| KR950014272B1 (en) | Semiconductor device and fabricating method thereof | |
| KR100197336B1 (en) | Fabrication method of semiconductor memory device having buried contact hole | |
| KR0150994B1 (en) | Thin film transistor | |
| KR100313956B1 (en) | Method for manufacturing semiconductor memory device | |
| KR100190031B1 (en) | Static random access memory device and fabricating method thereof | |
| KR960015524B1 (en) | Semiconductor memory device and the manufacturing method | |
| KR0165422B1 (en) | Thin film transistor & fabrication method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20010706 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |