KR0173949B1 - A full-wave bridge rectifier circuit - Google Patents
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Abstract
본 발명은 높은 에너지 효율을 갖는 전파 브리지 정류회로에 관한 것으로, 본 발명의 정류기는 두 개의 PMOS 트랜지스터(MP1, MP2)와, 두 개의 NMOS 트랜지스터(MN1, MN2), 두 개의 하이레벨 비교기(COMH1, COMH2), 두 개의 로우레벨 비교기(COML1, COML2)로 구성되며, 정류기의 입력단자 A로 GND 레벨 이하의 AC입력이 인가될 때에는 NMOS 트랜지스터 MN1이 '턴-온'되어서 입력단자 A는 GND 레벨로 되고, 입력단자 B로 Vdd 레벨 이상의 AC 입력이 인가될 때에는 PMOS 트랜지스터 PN2가 '턴-온'되어서 입력단자 B는 Vdd 레벨로 되므로, 래치-업을 방지할 수 있으며, 더 나아가, 본 발명에 따르면, 소자의 내압에 대해 특별히 고려할 피룡가 없게 되며, 약 10V 정도의 내압을 갖는 소자를 제조하는 데 적합한 소자제공공정에 의해 제조될 수 있다.The present invention relates to a full-wave bridge rectifier circuit having a high energy efficiency, the rectifier of the present invention is two PMOS transistors (MP1, MP2), two NMOS transistors (MN1, MN2), two high-level comparators (COMH1, COMH2) and two low-level comparators (COML1 and COML2), and when an AC input below the GND level is applied to the rectifier's input terminal A, the NMOS transistor MN1 is 'turned on' so that the input terminal A goes to the GND level. When the AC input of Vdd level or higher is applied to the input terminal B, the PMOS transistor PN2 is 'turned on' so that the input terminal B becomes the Vdd level, thereby preventing latch-up. Furthermore, according to the present invention, There is no dinosaur to consider in particular about the breakdown voltage of the device, it can be produced by a device providing process suitable for manufacturing a device having a breakdown voltage of about 10V.
Description
제1도는 종래의 반파정류기의 회로도.1 is a circuit diagram of a conventional half-wave rectifier.
제2도는 종래의 다른 반파정류기의 회로도.2 is a circuit diagram of another conventional half-wave rectifier.
제3도는 제2도의 정류기의 시뮬레이션 결과를 나타낸 도면.3 is a diagram showing a simulation result of the rectifier of FIG.
제4도는 본 발명에 따른 정류기의 회로도.4 is a circuit diagram of a rectifier according to the present invention.
제5도는 제4도에서의 하이레벨 비교기의 회로도.5 is a circuit diagram of a high level comparator in FIG.
제6도는 제4도에서의 하이레벨 비교기의 회로도.6 is a circuit diagram of a high level comparator in FIG.
제7도는 본 발명에 따른 정류기의 시뮬레이션 결과를 나타낸 도면.7 shows a simulation result of a rectifier according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
MP1,MP2 : PMOS트랜지스터 N1,MN2 : NMOS 트랜지스터MP1, MP2: PMOS transistor N1, MN2: NMOS transistor
COMH1,COMH2,COML1,COML 2 : 비교기COMH1, COMH2, COML1, COML 2: Comparator
본 발명은 정류회로에 관한 것으로, 특히, 높은 에너지 효율을 갖는 전파 브리지 정류회로에 관한 것이다.The present invention relates to a rectifier circuit, and more particularly, to a full-wave bridge rectifier circuit having a high energy efficiency.
일반적으로, 정류회로에는 다이오드가 사용된다. 제1도에는, 다이오드를 사용하는 정류회로의 예로서 반파정류회로(half-wave rectifier ciruit)가 도시되어 있다. 이와 같이, 다이오드를 사용하는 회로에서는, 다이오드의 순방향 '턴-온' 전압이 존재하므로 정류회로의 에너지 효율이 떨어진다.In general, a diode is used in the rectifier circuit. In FIG. 1, a half-wave rectifier ciruit is shown as an example of a rectifying circuit using a diode. As described above, in a circuit using a diode, since the forward 'turn-on' voltage of the diode exists, the energy efficiency of the rectifier circuit is lowered.
반파정류기의 에너지 효율의 저하를 개선하기 위한 기술로서, USP 5,173,849 호에는 동기형 반파정류회로(synchronous half-wave rectifiercircuit)가 개시되어 있다. 제2도는 동기형 반파정류기 회로를 나타낸 것이다. 제2도에 도시된 바와 같이,동기형 반과정류기는 3개의 MOS 트랜지스터 Ml, M2 및 M3를 포함하고 있다. 트랜지스터 Ml 및 M2는 N채널 트랜지스터 이고, 트랜지터 M3는 P채널 트랜지스터 이다. 트랜지스터 M2 및 M3는 반동기적으로(in opposite synchronism) 동작한다. 다시 말해, 트랜지스터 M2가 '온'되면 트랜지스터 M3는 '턴-오프'되고, 트랜지스터 M2가 '턴-오프'되면 트랜지스터 M3는 '턴-온'된다. 트랜지스터 Ml은 AC 입력으로부터 필요한 전력을 충분히 전달할 수 있을 정도의 크기를 갖는다. 이와 같은 구성을 갖는 동기형 반파정류기의 입력단으로는,제3도에 도시된 바와 같이, IC로 인가되는 직류전원전압(Vdd)보다 훨씬 크거나 그라운드 전압(GND) 보다 아주 작은 AC 입력전압이 제공되는데, 이 반파 정류기로 제공되는 AC 입력의 피크간 전압([peak-to-peak voltage:Vpp)은 약 12V정도이다.As a technique for improving the decrease in energy efficiency of a half-wave rectifier, USP 5,173,849 discloses a synchronous half-wave rectifier circuit. 2 shows a synchronous half-wave rectifier circuit. As shown in FIG. 2, the synchronous semi-current transformer includes three MOS transistors Ml, M2 and M3. Transistors Ml and M2 are N-channel transistors, and transistor M3 is a P-channel transistor. Transistors M2 and M3 operate in opposite synchronism. In other words, when the transistor M2 is 'on', the transistor M3 is 'turned off', and when the transistor M2 is 'turned off', the transistor M3 is 'turned on'. Transistor Ml is large enough to deliver the required power from the AC input. As the input terminal of the synchronous half-wave rectifier having such a configuration, as shown in FIG. 3, an AC input voltage that is much larger than the DC power supply voltage Vdd applied to the IC or much smaller than the ground voltage GND is provided. The peak-to-peak voltage (Vpp) of the AC input to this half-wave rectifier is about 12V.
따라서, 이 정류기를 구성하는 각 트랜지스터들은 적어도 15V 정도의 브레이크 다운 전압을 갖게 되는데, 이는 결국 정류기를 구성하는 CMOS에서 래치 업 (latch-up) 발생의 가능성을 높이게 되며, 약 7∼8V 정도의 브레이크 다운 전압을 갖는 소자의 제조에 적합한 CMOS제조기술로 이런 정류기를 제작하는 것을 불가능하게 한다. 또,과도한 AC 입력이 정류회로로 인가되므로 칩의 안정성을 보장하는 것이 곤란해 진다.Therefore, each transistor constituting this rectifier has a breakdown voltage of at least 15V, which increases the likelihood of latch-up occurrence in the CMOS constituting the rectifier. CMOS fabrication techniques suitable for the fabrication of devices with down voltages make it impossible to fabricate such rectifiers. In addition, since excessive AC input is applied to the rectifier circuit, it is difficult to ensure chip stability.
본 발명의 목적은 통상의 CMOS 공정으로 제작이 가능하고 높은 에너지 효율과 안정성을 갖는 전파 브리지 정류회로를 제공하는 것이다.An object of the present invention is to provide a full-wave bridge rectifier circuit which can be manufactured by a conventional CMOS process and has high energy efficiency and stability.
이런 목적을 달성하기 위한 본 발명은 AC 전압이 입력되는 두개의 입력 단자들의 제1입력 단자로 제공되는 제1입력전압을 출력 단자의 출력전압과 비교하는 제1비교수단과, 상기 출력단자와 상기 제1입력단자 사이에 연결되고 상기 제1비교수단에 의해 '온/오프'되는 제1스위칭 수단과, 상기 두개의 입력단자들의 제2입력단자로 제공되는 제2입력전압을 상기 출력전압과 비교하는 제2비교수단과, 상기 출력단자와 상기 제2입력단자 사이에 연결되고 상기 제2비교수단에 의해 '온/오프'되는 제2스위칭 수단과, 상기 제1입력단자로 제공되는 상기 제1입력전압을 그라운드전압과 비교하는 제3비교수단과,상기 출력단자와 상기 제1입력단자 사이에 연결되고 상기 제3비교수단에 의해 '온/오프'되는 제3스위칭 수단과, 상기 제2입력 단자로 제공되는 제2입력전압을 상기 그라운드 전압과 비교하는 제4비교수단과, 상기 출력단자와 상기 제2입력단자 사이에 연결되고 상기 제4비교수단에 의해 '온/오프'되는 제4스위칭 수단을 포함하는데 그 목적이 있다.The present invention for achieving this object is a first comparison means for comparing the first input voltage provided to the first input terminal of the two input terminals to which the AC voltage is input and the output voltage of the output terminal, the output terminal and the A first switching means connected between a first input terminal and 'on / off' by the first comparing means, and a second input voltage provided as a second input terminal of the two input terminals to compare with the output voltage. Second comparing means, a second switching means connected between the output terminal and the second input terminal and 'on / off' by the second comparing means, and the first input terminal being provided to the first input terminal. Third comparing means for comparing an input voltage with a ground voltage, third switching means connected between the output terminal and the first input terminal and 'on / off' by the third comparing means, and the second input The second input voltage provided to the terminal A fourth comparing means for comparing with the ground voltage and a fourth switching means connected between the output terminal and the second input terminal and 'on / off' by the fourth comparing means.
실시예에 있어서, 상기 제1 및 제2비교수단은 상기 제1 및 제2입력전압이 상기 출력전압 보다 높을 때 상기 제1 및 제2스위치 수단을 각각 '온'시키고, 상기 제3 및 제4 비교수단은 상기 제1 및 제2입력전압이 상기 그라운드 전압 보다 낮을 때 상기 제3 및 제4스위치 수단을 각각 '온'시킨다.In an embodiment, the first and second comparison means 'turn on' the first and second switch means when the first and second input voltages are higher than the output voltage, respectively, and the third and fourth means. The comparing means 'turns on' the third and fourth switch means, respectively, when the first and second input voltages are lower than the ground voltage.
실시예에 있어서, 상기 제1 및 제2 비교수단은 상기 제1 및 제2입력전압이 상기 출력전압 보다 높을 때 로우레벨의 신호를 출력하고, 상기 제3 및 제4비교수단은 상기 제1 및 제2입력전압이 상기 그라운드전압 보다 낮을 때 하이레벨의 신호를 출력한다.In an embodiment, the first and second comparing means outputs a low level signal when the first and second input voltages are higher than the output voltage, and the third and fourth comparing means are used in the first and second comparing means. When the second input voltage is lower than the ground voltage, a high level signal is output.
실시예에 있어서,상기 제1스위치 수단은 상기 제1비교수단의 출력단에 게이트 단자가 접속되고 소오스 단자가 상기 출력단자에 접속되며 드레인 단자가 상기 제1입력단자에 접속되는 제1PMOS트랜지스터를 포함하고,상기 제2스위치 수단은 상기 제2비교수단의 출력단에 게이트 단자가 접속되고 소오스 단자가 상기 출력단자에 접속되며 드레인 단자가 상기 제2입력단자에 접속되는 제2PMOS 트랜지스터를 포함하고, 상기 제3스위치 수단은 상기 제3비교수단의 출력 단에 게이트 단자가 접속되고 소오스 단자가 상기 그라운드 단자에 접속되며 드레인 단자가 상기 제1입력단자에 접속되는 제1NMOS 트랜지스터를 포함하며, 상기 제4스위치 수단은 상기 제4비교수단의 출력단에 게이트 단자가 접속되고 소오스 단자가 상기 그라운드 단자에 접속되며 드레인 찬자가 상기 제2입력 단자에 접속되는 제2NMOS 트랜지스터를 포함한다.The first switch means includes a first PMOS transistor having a gate terminal connected to an output terminal of the first comparing means, a source terminal connected to the output terminal, and a drain terminal connected to the first input terminal. The second switch means includes a second PMOS transistor having a gate terminal connected to an output terminal of the second comparing means, a source terminal connected to the output terminal, and a drain terminal connected to the second input terminal. The switch means includes a first NMOS transistor having a gate terminal connected to an output terminal of the third comparing means, a source terminal connected to the ground terminal, and a drain terminal connected to the first input terminal, and the fourth switch means includes: A gate terminal is connected to an output terminal of the fourth comparing means, a source terminal is connected to the ground terminal, and And a second 2NMOS transistor connected to the second input terminal.
제4도는 본 발명에 따른 전파 브리지 정류회로를 나타낸 것이다. 제4도에 도시된 바와 같이,본 발명에 따른 전파 브리지 정류회로는 두개의 PMOS 트랜지스터 (MPI, MP2)와, 두개의 NMOS 트랜지스터(MNI, MN2),두개의 하이레벨 비교기(high level comparator)(COMH1,COMH2), 두개의 로우레벨 비교기(low level compa rato r)(COMLI,COML2)로 구성된다. 정류기의 입력단자들 A 및 B에는 AC 입력이 인가된다. 정류기의 한 입력단자(A)에 인가된 전압신호의 위상과 정류기의 다른 입력단자(B)에 인가된 전압신호의 위상간에는 180°의 위상차가 있다.4 shows a full-wave bridge rectifying circuit according to the present invention. As shown in FIG. 4, the full-wave bridge rectifying circuit according to the present invention includes two PMOS transistors (MPI, MP2), two NMOS transistors (MNI, MN2), and two high level comparators ( COMH1, COMH2) and two low level comparators (COMLI, COML2). AC inputs are applied to the input terminals A and B of the rectifier. There is a 180 ° phase difference between the phase of the voltage signal applied to one input terminal A of the rectifier and the phase of the voltage signal applied to the other input terminal B of the rectifier.
정류기의 한 입력단자(A)와 그것의 출력단자(Vdd라인)사이에 그리고 정류기의 다른 입력단자(B)와 그것의 출력단자 사이에는 두개의 PMOS 트랜지스터 (MPI,MP2)가 각각 접속된다. 입력 단자 A와 그라운드 GND 사이에 그리고 입력단자 B와 그라운드 GND 사이에는 두개의 NMOS 트랜지스터들 MNI, MN2가 각각 접속된다. PMOS 트랜지스터 MPI의 게이트에는 하이 레벨 비교기 COMH1의 출력 단자가 접속되고, PMOS 트랜지스터 MP2의 게이트에는 하이레벨 비교기 COMH2의 출력단자가 접속된다. 상기 하이레벨 비교기들 COMH1,COMH2의 반전단자들은 정류기의 입력단자들 A,B에 각각 접속되고, 그들의 비반전단자 모두는 정류기의 출력단자(Vdd 라인)에 접속된다. NMOS 트랜지 스터 MNI의 게이트에는 로우레벨 비교기 COMLI의 출력 단자가 접속되고, NMOS 트랜지스터 MN2의 게이트에는 로우레벨 비교기 COML2의 출력 단자가 접속된다. 상기 로우레벨 비교기들 COMLI, COML2의 반전단자들은 입력단자들 A,B에 각각 접속되고, 그들의 비반전단자 모두는 그라운드 GND에 접속된다.Two PMOS transistors (MPI, MP2) are connected between one input terminal A of the rectifier and its output terminal (Vdd line) and between the other input terminal B of the rectifier and its output terminal. Two NMOS transistors MNI and MN2 are connected between input terminal A and ground GND and between input terminal B and ground GND, respectively. The output terminal of the high level comparator COMH1 is connected to the gate of the PMOS transistor MPI, and the output terminal of the high level comparator COMH2 is connected to the gate of the PMOS transistor MPI. The inverting terminals of the high level comparators COMH1 and COMH2 are connected to the input terminals A and B of the rectifier, respectively, and all of their non-inverting terminals are connected to the output terminal (Vdd line) of the rectifier. The output terminal of the low level comparator COMLI is connected to the gate of the NMOS transistor MNI, and the output terminal of the low level comparator COML2 is connected to the gate of the NMOS transistor MN2. The inverting terminals of the low level comparators COMLI and COML2 are connected to input terminals A and B, respectively, and all of their non-inverting terminals are connected to ground GND.
다음에는 위와 같은 구성을 갖는 본 발명의 동작에 상세히 설명하겠다.Next, the operation of the present invention having the above configuration will be described in detail.
AC 입력이 입력 단자들 A, B로 제공될 때, 먼저, 입력 단자 A의 전압 레벨이 Vdd 레벨보다 높아지게 되면, 하이레벨 비교기 COMH1의 출력은 하이레벨에서 로우레벨 즉, 훙 레벨로 천이된다. 이로써, PMOS 트랜지스터 MP1은 턴-온'되며, 그 결과, 정류기의 입력 단자 A는 Vdd 레벨과 동일한 전압 레벨로 된다. 한편, 입력단자 B의 전압 레벨이 GND 레벨보다 낮아지게 되면, 로우레벨 비교기 COML2의 출력은 로우레벨에서 하이레벨 즉, Vdd 레 벨로 천이된다. 이로써, NMOS 트랜지스터 MN2는 '턴-온'되며, 그 결과, 정류기의 입력단자 B는 GND 레벨과 동일한 전압 레벨로 된다.When the AC input is provided to the input terminals A and B, first, when the voltage level of the input terminal A becomes higher than the Vdd level, the output of the high level comparator COMH1 transitions from the high level to the low level, that is, the hung level. As a result, the PMOS transistor MP1 is turned on, and as a result, the input terminal A of the rectifier is brought to the same voltage level as the Vdd level. On the other hand, when the voltage level of the input terminal B becomes lower than the GND level, the output of the low level comparator COML2 transitions from the low level to the high level, that is, the Vdd level. As a result, the NMOS transistor MN2 is 'turned on', and as a result, the input terminal B of the rectifier is at the same voltage level as the GND level.
반면, 입력단자 A의 전압 레벨이 GND 레벨보타 낮아지게 되면, 로우 레벨 비교기 COML1의 출력은 로우레벨에서 하이레벨로 천이되며, 이로써 NMOS 트랜지스터 MN1이 '턴-온'되어서 정류기의 입력단자 A는 GND 레벨과 동일한 전압 레벨로 된다. 한편, 입력단자 B의 전압 레벨이 Vdd 레벨 보다 높아지게 되면, 하이레벨 비교기 COMH2의 출력은 하이레벨에서 로우레벨로 천이됨으로써, PMOS 트랜지스터 MP2가 '턴-온'되며, 그 결과, 정류기의 입력단자 B는 Vdd레벨과 동일한 전압 레벨로 된다.On the other hand, if the voltage level of the input terminal A becomes lower than the GND level, the output of the low level comparator COML1 transitions from the low level to the high level, which causes the NMOS transistor MN1 to be 'turned on' so that the input terminal A of the rectifier is GND. The voltage level is the same as the level. On the other hand, when the voltage level of the input terminal B becomes higher than the Vdd level, the output of the high level comparator COMH2 transitions from the high level to the low level, thereby causing the PMOS transistor MP2 to be 'turned on', and as a result, the input terminal B of the rectifier Becomes the same voltage level as the Vdd level.
일반적으로, CMOS 트랜지스터의 소오스나 드레인 단자의 전압이 Vdd나 GND 보다 더 높거나 낮은 경우에 CMOS 구조에서 기생적으로 생기는 PNP 및 NPN의 기생적 바이폴라 트랜지스터들이 '턴-온'되는 래치-업의 발생 가능성이 높은 것으로 알려져 있다. 앞에서 설명된 바와 같이,본 발명에 따르면, 정류기의 입력 단자 A로 GND 레벨이하의 AC 입력이 인가될 때 에는 NMOS 트랜지스터 MNI이 '턴-온'되어서 입력 단자 A는 GND 레벨로 되고, 입 력 단자 B로 Vdd 레벨 이상의 AC 입력이 인가될 때 에는 PMOS 트랜지스터 PN2가 '턴-온'되어서 입력 단자 B는 Vdd 레벨로 되므로, 래치-업을 방지할 수 있다. 더 나아가, 본 발명에 따르면, 정류기를 제작함에 있어서, 소자의 내압에 대해 특별히 고려할 필요가 없게 된다. 본 발명의 정류기는 약 10V 정도의 내압을 갖는 소자를 제조하는 데 적합한 소자제조공정에 의해 제조될 수 있으며, 이렇게 제작된 정류기는 제7도를 참조하여 6V의 AC 입 력으로 5V 이상의 Vdd를 제공할 수 있다.Generally, latch-up occurs when parasitic bipolar transistors of PNP and NPN parasitic occur in CMOS structures when the source or drain terminal voltage of the CMOS transistor is higher or lower than Vdd or GND. It is known that there is a high possibility. As described above, according to the present invention, when an AC input below the GND level is applied to the input terminal A of the rectifier, the NMOS transistor MNI is 'turned on' so that the input terminal A becomes the GND level, and the input terminal is When an AC input of greater than or equal to Vdd is applied to B, the PMOS transistor PN2 is 'turned on' so that the input terminal B is at Vdd level, thereby preventing latch-up. Furthermore, according to the present invention, in manufacturing the rectifier, there is no need to consider specially the breakdown voltage of the device. The rectifier of the present invention can be manufactured by a device manufacturing process suitable for manufacturing a device having a breakdown voltage of about 10V, the rectifier thus produced provides a Vdd of 5V or more with an AC input of 6V with reference to FIG. can do.
제5도는 본 발명 에 따른 하이레벨 비교기의 실시예를 보이고 있다.5 shows an embodiment of a high level comparator according to the present invention.
제5도를 참조하여, 하이레벨 비교기는 7개의 NMOS 트랜지스터(21,22,25∼29)와, 2개의 PMOS(23,24), 인버터 (30)로 구성되는 데, MOS 트랜지스터들(21∼29) 각각의 벌크(bulk)는 자신의 소오스 단자와 접속된다. NMOS트랜지스터 21의 게이트 단자는 반전입력단자 IN(-)로서 사용되고 NMOS 트랜지스터 22의 게이트 단자는 비반전입력단자 IN(+)로서 사용된다. NMOS 트랜지스터 21 및 22의 드레인 단자는 정류기의 출력단(Vdd)에 접속되고, NMOS 트랜지스터 27, 28, 29의 소오스 단자는 그라운드(GND)에 접속되고 그들의 게이트 단자들은 상호간 접속된다. NMOS 트랜지스터 21 및 22의 소오스 단자는 NMOS 트랜지스터 25 및 26의 게이트 단자들과 NMOS 트랜지스터28 및 29의 드레인 단자들에 각각 접속된다. NMOS 트랜지스터 29의 게이트 단자는 자신의 드레인 단자와 접속된다. 정류기의 출력단(Vdd)과 NMOS 트랜지스터 25 및 26의 드레인 단자들 사이에는 PMOS 트랜지스터 23 및 24가 각각 접속된다. PMOS 트랜지스터23의 게이트 단자와 소오스 단자는 상호 접속되고, PMOS 트랜지스터 24의 드레인 단자와 NMOS 트랜지스터 26의 드레인 단자 사이에는 인버터(30)가 접속된다. NMOS 트랜지스터 27 내지 29는 비교기로 바이어스를 제공하는 역할을 한다. 이미 앞에서 설명된 바와 같이, 하이레벨 비교기의 반전단자 IN(-)에는 정류기의 한 AC 입력단자 A 또는 B가 접속되고, 그것의 비반전단자 IN(+)에는 정류기의 출력단 Vdd가 접속된다.Referring to FIG. 5, the high level comparator is composed of seven NMOS transistors 21, 22, 25-29, two PMOS 23, 24, and an inverter 30. The MOS transistors 21-, 29 Each bulk is connected to its source terminal. The gate terminal of the NMOS transistor 21 is used as the inverting input terminal IN (-) and the gate terminal of the NMOS transistor 22 is used as the non-inverting input terminal IN (+). The drain terminals of the NMOS transistors 21 and 22 are connected to the output terminal Vdd of the rectifier, the source terminals of the NMOS transistors 27, 28, and 29 are connected to the ground GND, and their gate terminals are connected to each other. The source terminals of the NMOS transistors 21 and 22 are connected to the gate terminals of the NMOS transistors 25 and 26 and the drain terminals of the NMOS transistors 28 and 29, respectively. The gate terminal of the NMOS transistor 29 is connected to its drain terminal. PMOS transistors 23 and 24 are connected between the output terminal Vdd of the rectifier and the drain terminals of the NMOS transistors 25 and 26, respectively. The gate terminal and the source terminal of the PMOS transistor 23 are connected to each other, and an inverter 30 is connected between the drain terminal of the PMOS transistor 24 and the drain terminal of the NMOS transistor 26. NMOS transistors 27-29 serve to provide a bias to the comparator. As already described above, one AC input terminal A or B of the rectifier is connected to the inverting terminal IN (−) of the high level comparator, and the output terminal Vdd of the rectifier is connected to its non-inverting terminal IN (+).
제5도를 참조하여, 하이레벨 비교기의 동작을 상세히 설명하면 다음과 같다. NMOS 트랜지스터 21의 게이트 단자(즉, 하이레벨 비교기의 반전다자)에 Vdd이상의 전압이 인가되면, NMOS 트랜지스터 21은 소오스 폴로워(source follower)의 역할을 하게 되어, NMOS트랜지스터 25의 게이트 단자로는 하이 레벨의 전압이 인가된다. 이로써, NMOS 트랜지스터 25의 드레 인 전압은 로우레 벨로 된다. 따라서, PMOS 트랜지스터 24의 게이트-소오스간 전압(Vgs)이 증가하게 되며, 이 PMOS 트랜지스터 24의 드레인 단자는 하이레벨의 전압으로 되고, 인버터(30)에 의해 하이레벨 비교기의 출력 전압(007)은 로우레벨로 된다. 이로써, 제4도를 참조하여, 정류기의 입력단자 A 또는 B로 Vdd 이상의 전압이 인가되면, PMOS 트랜지스터 MPI 또는 MP2는 '턴-온'되며, 그 결과, 상기 입력 단자 A 또는 B는 Vdd 레벨과 동일한 전압 레벨로 된다.Referring to FIG. 5, the operation of the high level comparator will be described in detail as follows. When a voltage of Vdd or more is applied to the gate terminal of the NMOS transistor 21 (that is, the inversion of the high level comparator), the NMOS transistor 21 serves as a source follower, and as a gate terminal of the NMOS transistor 25, A level voltage is applied. As a result, the drain voltage of the NMOS transistor 25 becomes low level. Therefore, the gate-to-source voltage Vgs of the PMOS transistor 24 increases, and the drain terminal of the PMOS transistor 24 becomes a high level voltage, and the inverter 30 outputs the high voltage comparator 007 by the inverter 30. Low level. Thus, referring to FIG. 4, when a voltage of Vdd or more is applied to the input terminal A or B of the rectifier, the PMOS transistor MPI or MP2 is 'turned on', and as a result, the input terminal A or B is equal to the Vdd level. The same voltage level is achieved.
제6도는 본 발명에 따른 로우레벨 비교기의 실시예를 보이고 있다.6 shows an embodiment of a low level comparator according to the present invention.
제6도를 참조하여, 로우레벨 비교기는 7개의 PMOS 트랜지스터(31,32,35∼39)와, 2개의 NMOS(33,34), 인버터 (40)로 구성되는 데, MOS트랜지스터들(31∼39) 각각의 벌크는 자신의 소오스 단자와 접속된다. PMO5 트랜지스터 31의 게이트 단자는 반전입력 단자 IN(-)로서 사용되고 PMOS 트랜지스터 32의 게이트 단자는 비반전입력단자 IN(+)로서 사용된다. PMOS 트랜지스터 31 및 32의 드레 인 단자는 그라운드(GND)에 접속되고, PMOS 트랜지스터 37, 38, 39의 소오스 단자는 정류기의 출력단(Vdd)에 접속되고 그들의 게이트 단자들은 상호간 접속된다. PMOS트랜지스터 31 및 32의 소오스 단자는 PMOS트랜지스터 35 및 36의 게이드 단자들과 PMOS 트랜지스터 38 및 39의 드레인 단자들에 각각 접속도니다. PMOS 트랜지스터 39의 게이트 단자는 자신의 드레인 단자와 접속된다. 그라운드(GND)와 PMOS 트랜지스터 35 및 36의 드레인 단자들 사이에는 NMOS 트랜지스터 33 ALC 34가 각각 접속된다. NMOS 트랜지스터 33의 게이트 단자와 소오스 단자는 상호 접속되고, NMOS 트랜지스터 33의 게이트 단자와 소오스 단자는 상호 접속되고, NMOS 트랜지스터 34의 드레인 단자와 PMOS 트랜지스터 36의 드레인 단자 사이에는 인버터(40)가 접속된다. 역시 앞에서 설명된 바와 같이, 로우레벨 비교기의 반전단자IN(-)에도 정류기의 한 AC입력단자 A 도는 B가 접속되고, 그것의 비반전 단자 IN(+)에는 그라운드(GND)가 접속된다.Referring to FIG. 6, the low level comparator is composed of seven PMOS transistors 31, 32, 35-39, two NMOS 33, 34, and an inverter 40. The MOS transistors 31-, 39. Each bulk is connected to its source terminal. The gate terminal of the PMO5 transistor 31 is used as the inverting input terminal IN (-) and the gate terminal of the PMOS transistor 32 is used as the non-inverting input terminal IN (+). The drain terminals of the PMOS transistors 31 and 32 are connected to ground GND, the source terminals of the PMOS transistors 37, 38, and 39 are connected to the output terminal Vdd of the rectifier and their gate terminals are connected to each other. The source terminals of PMOS transistors 31 and 32 are connected to the gate terminals of PMOS transistors 35 and 36 and the drain terminals of PMOS transistors 38 and 39 respectively. The gate terminal of the PMOS transistor 39 is connected to its drain terminal. The NMOS transistor 33 ALC 34 is connected between the ground GND and the drain terminals of the PMOS transistors 35 and 36, respectively. The gate terminal and the source terminal of the NMOS transistor 33 are interconnected, the gate terminal and the source terminal of the NMOS transistor 33 are interconnected, and an inverter 40 is connected between the drain terminal of the NMOS transistor 34 and the drain terminal of the PMOS transistor 36. . As described above, one AC input terminal A or B of the rectifier is also connected to the inverting terminal IN (−) of the low level comparator, and ground GND is connected to its non-inverting terminal IN (+).
제6도를 참조하여, 로우레벨 비교기의 동작을 상세히 설명하면 다음과 같다. PMOS 트랜지스터 31의 게이트 단자(즉, 로우레벨 비교기의 반전단자)에 GND 이하의 전압이 인가되면, PMOS 트랜지스터 31은 소오스 플로워의 역할을 하게 되므로, PMOS 트랜지스터 35의 게이트 단자로는 로우레벨의 전압이 인가된다. 이로써, PMOS 트랜지스터 35의 드레인 전압은 하이레벨로 된다. 따라서, NMOS 트랜지스터 34의 게이트-소오스간 전압(Vgs)이 증가하게 되며, 이 NMOS 트랜지스터 34의 드레인 단자는 로우레벨의 전압으로 되고, 인버터(30)에 의해 로우레벨 비교기의 출력전압(OUT)은 하이레벨로 된다. 이로써 제4도를 참조하여, 정류기의 입력단자 A 또는 B로 GND 이하의 전압이 인가되면, NMOS 트랜지스터 NP1 또는 NP2는 '턴-온'되며, 그 결과, 상기 입력단자 A 또는 B는 GND 레벨과 동일한 전압 레벨로 된다.Referring to FIG. 6, the operation of the low level comparator will be described in detail as follows. When a voltage below GND is applied to the gate terminal of the PMOS transistor 31 (that is, the inverting terminal of the low level comparator), the PMOS transistor 31 acts as a source follower. Therefore, a low level voltage is applied to the gate terminal of the PMOS transistor 35. Is approved. As a result, the drain voltage of the PMOS transistor 35 goes high. Therefore, the gate-to-source voltage Vgs of the NMOS transistor 34 increases, and the drain terminal of the NMOS transistor 34 becomes a low-level voltage, and the inverter 30 outputs the output voltage OUT of the low-level comparator. The high level is reached. Thus, referring to FIG. 4, when a voltage below GND is applied to the input terminal A or B of the rectifier, the NMOS transistor NP1 or NP2 is 'turned on', and as a result, the input terminal A or B is connected to the GND level. The same voltage level is achieved.
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