KR0172768B1 - Method of fabricating transistor having gate electrode of polycide structure - Google Patents
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Abstract
본 발명은 실리사이드의 높은 반사율로 인한 게이트 길이의 변화를 방지하고, 트랜지스터 제조공정을 간소화하기 위한 저도핑 드레인 구조의 트랜지스터 제조방법에 관한 것으로, 본 발명의 일실시예는 반도체 소자 제조공정 중 폴리사이드 저도핑 드레인 구조의 트랜지스터 제조방법에 있어서, 반도체기판에 소자분리막 형성 후 게이트절연막, 게이트폴리실리콘막을 차례로 형성한 다음, 게이트 패턴 형성을 위한 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 게이트폴리실리콘막을 식각하되 감광막 패턴이 형성되지 않은 영역에도 소정정도 잔류하도록 과소식각하는 단계; 상기 감광막 패턴을 제거하고 소스/드레인 형성을 위해 1차 이온주입하는 단계; 상기 게이트폴리실리콘막 측벽에 실리사이드 스페이서를 형성하는 단계; 상기 실리사이드 스페이서를 식각마스크로 이용하여 상기 잔류하는 폴리실리콘막, 게이트 절연막을 식각한 후, 소스/드레인 형성을 위해 2차 이온주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The present invention relates to a method of manufacturing a transistor having a low doped drain structure for preventing a change in gate length due to high reflectance of silicide and simplifying a transistor manufacturing process. A method of manufacturing a transistor having a low doping drain structure, comprising: forming a gate insulating layer and a gate polysilicon layer in sequence after forming an isolation layer on a semiconductor substrate, and then forming a photoresist pattern for forming a gate pattern; Etching the gate polysilicon layer using the photoresist pattern as an etch mask, but overetching the gate polysilicon layer so as to remain to a certain extent even in a region where the photoresist pattern is not formed; Removing the photoresist pattern and performing primary ion implantation to form a source / drain; Forming a silicide spacer on sidewalls of the gate polysilicon layer; And etching the remaining polysilicon layer and the gate insulating layer using the silicide spacer as an etching mask, and then performing secondary ion implantation to form a source / drain.
Description
제1a도 내지 제1c도는 종래 기술에 따른, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 공정 단면도.1A to 1C are cross-sectional views of a transistor manufacturing process having a gate electrode having a polyside structure according to the prior art.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 공정 단면도.2A through 2D are cross-sectional views of a transistor manufacturing process having a gate electrode having a polyside structure according to an embodiment of the present invention.
제3a도 내지 제3c도는 본 발명의 다른 실시예에 따른, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 공정 단면도.3A-3C are cross-sectional views of a transistor manufacturing process having a gate electrode having a polyside structure according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
21, 31 : 실리콘 기판 22, 32 : 게이트 산화막21, 31: silicon substrate 22, 32: gate oxide film
23, 33, 39 : 폴리실리콘막 25, 35 : 감광막 패턴23, 33, 39: polysilicon film 25, 35: photosensitive film pattern
26, 36 : n-영역 27 : 실리사이드 스페이서26, 36 n - region 27: silicide spacer
28, 38 : n+영역 37 : 절연막 스페이스28, 38: n + region 37: insulating film space
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법에 있어서, 실리사이드의 높은 반사율로 인한 게이트 전극 패턴 불량을 방지할 수 있는, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device fabrication, and in particular, in a transistor manufacturing method having a gate electrode having a polyside structure, having a gate electrode having a polyside structure capable of preventing a gate electrode pattern defect due to high reflectance of silicide. A method of manufacturing a transistor.
제1a도 내지 제1c도는 종래의 , 폴리사이드 구조를 갖는 트랜지스터 제조 공정 단면도이다.1A to 1C are cross-sectional views of a conventional transistor manufacturing process having a polyside structure.
제1a도는 실리콘 기판(1)에 소자분리막(도시하지 않은)을 형성한 후, 게이트 산화막(2), 폴리실리콘막(3) 및 실리사이드(4)를 차례로 적층한 다음, 게이트 전극 패턴 형성을 위한 감광막 패턴(5)을 형성한 상태를 보이고 있다.In FIG. 1A, after forming a device isolation film (not shown) on the silicon substrate 1, the gate oxide film 2, the polysilicon film 3, and the silicide 4 are sequentially stacked, and then a gate electrode pattern is formed. The state which formed the photosensitive film pattern 5 is shown.
제1b도는 감광막 패턴(5)을 식각마스크로 사용하여 상기 실리사이드(4), 폴리실리콘막(3) 및 게이트 산화막(2)을 차례로 식각해서 게이트 전극 패턴을 형성한 후, 소스 및 드레인 형성을 위한 1차 이온주입 공정을 실시하여 n-영역(6)을 형성한 것을 나타내고 있다.FIG. 1B illustrates etching the silicide 4, the polysilicon layer 3, and the gate oxide layer 2 in order using the photoresist pattern 5 as an etch mask to form a gate electrode pattern, and then forming a source and a drain. It shows that the n <-> region 6 was formed by performing the primary ion implantation process.
제1c도는 전체 구조 상에 산화막을 증착한 후, 산화막을 전면식각하여 게이트 전극 패턴 측벽에 산화막 스페이서(7)를 형성한 다음, 게이트 전극 패턴 및 산화막 스페이서(7)를 이온주입 마스크로 사용하여 소스 및 드레인 영역을 위한 2차 이온주입 공정을 실시해서 n+영역(8)을 형성한 상태를 보이고 있다.In FIG. 1C, after the oxide film is deposited on the entire structure, the oxide film is completely etched to form the oxide spacer 7 on the sidewall of the gate electrode pattern, and then the gate electrode pattern and the oxide spacer 7 are used as an ion implantation mask. And a second ion implantation process for the drain region, where the n + region 8 is formed.
전술한 바와 같은 종래의 트랜지스터 제조 방법에서, 반사율이 높은 실리사이드 상에 감광막 패턴을 형성하는 방법은 게이트 전극의 선폭이 크면 문제가 되지 않으나, 선폭이 좁은 고집적 반도체 소자의 제조에서는 실리사이드의 높은 반사율로 인하여 감광막 패턴이 불량하게 형성되어 게이트 전극 패턴이 의도한 대로 형성되지 못하는 문제점이 있다.In the conventional transistor fabrication method as described above, the method of forming the photoresist pattern on the high reflectivity silicide is not a problem when the line width of the gate electrode is large, but in the manufacture of highly integrated semiconductor devices having a narrow line width due to the high reflectance of the silicide There is a problem in that the photoresist pattern is poorly formed so that the gate electrode pattern cannot be formed as intended.
상기와 같은 문제점을 해결하기 위한 본 발명은 실리사이드의 높은 반사율로 인한 게이트 전극 패턴이 불량하게 형성되는 것을 방지할 수 있는, 폴리사이드 구조의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.The present invention for solving the above problems is to provide a gate electrode forming method of a polyside structure, which can prevent the gate electrode pattern is poorly formed due to the high reflectance of the silicide.
상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 게이트 절연막 및 폴리실리콘막을 차례로 형성하고, 상기 폴리실리콘막 상에 감광막 패턴을 형성하는 제1단계; 상기 감광막 패턴을 식각마스크로 사용하여 상기 폴리실리콘막을 식각하되, 상기 감광막 패턴이 형성되지 않은 영역에 상기 폴리실리콘막이 잔류되도록 함으로써, 폴리실리콘막 돌출부를 형성하는 제2단계; 상기 감광막 패턴을 제거하는 제3단계; 저농도의 소스 및 드레인 형성을 위한 1차 이온주입 공정을 실시하는 제4단계; 상기 폴리실리콘막 돌출부 측벽에 실리사이드 스페이서를 형성하여, 상기 폴리실리콘막 돌출부, 상기 실리사이드 스페이서 및 상기 실리사이드 스페이서 하부의 폴리실리콘막으로 이루어지는 게이트 전극을 형성하는 제5단계; 상기 게이트 전극 이외의 영역에 잔류하는 상기 폴리실리콘막을 제거하는 제6단계; 및 상기 게이트 전극을 이온주입 마스크로하여 고농도의 소스 및 드레인 영역을 형성하는 제7단계를 포함하는 폴리사이드 구조의 게이트 전극을 같는 트랜지스터 제조 방법을 제공한다.The present invention for achieving the above object is a first step of sequentially forming a gate insulating film and a polysilicon film on a semiconductor substrate, and forming a photosensitive film pattern on the polysilicon film; A second step of forming a polysilicon film protrusion by etching the polysilicon film using the photoresist pattern as an etching mask and allowing the polysilicon film to remain in a region where the photoresist pattern is not formed; A third step of removing the photoresist pattern; A fourth step of performing a primary ion implantation process for forming a low concentration source and drain; Forming a silicide spacer on a sidewall of the polysilicon film protrusion to form a gate electrode including the polysilicon film protrusion, the silicide spacer, and a polysilicon film under the silicide spacer; A sixth step of removing the polysilicon film remaining in a region other than the gate electrode; And a seventh step of forming a high concentration of source and drain regions using the gate electrode as an ion implantation mask.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 게이트 절연막, 제1폴리실리콘막, 실리사이드 및 제2폴리실리콘막을 차례로 형성하고, 상기 제2폴리실리콘막 상에 게이트 전극 패턴 형성을 위한 감광막 패턴을 형성하는 제1단계; 상기 감광막 패턴을 식각마스크로하여 상기 제2폴리실리콘막, 상기 실리사이드, 상기 제1폴리실리콘막을 식각하여 게이트 전극을 형성하는 제2단계; 상기 게이트 전극을 이온주입 마스크로하여, 소스 및 드레인 형성을 위한 이온주입 공정을 실시하는 제3단계; 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제4단계; 및 고농도의 소스 및 드레인 형성을 위한 이온주입 공정을 실시하는 제5단계를 포함하는 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 방법을 제공한다.In addition, the present invention for achieving the above object is sequentially formed a gate insulating film, a first polysilicon film, a silicide and a second polysilicon film on a semiconductor substrate, a photosensitive film for forming a gate electrode pattern on the second polysilicon film A first step of forming a pattern; Forming a gate electrode by etching the second polysilicon layer, the silicide, and the first polysilicon layer using the photoresist pattern as an etching mask; Performing an ion implantation process for forming a source and a drain using the gate electrode as an ion implantation mask; Forming an insulating film spacer on sidewalls of the gate electrode; And a fifth step of performing an ion implantation process for forming a high concentration source and drain.
이하, 본 발명의 가장 바람직한 실시예를 첨부된 도면 제2a도 내지 제2d도 및 제3a도 내지 제3c도를 참조하여 설명한다.Best Mode for Carrying Out the Invention The most preferred embodiment of the present invention will now be described with reference to FIGS. 2A to 2D and 3A to 3C.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 공정 단면도로서, 실리사이드의 높은 반사율로 인한 패턴 오류를 방지함과 동시에 저도핑 드레인 구조 형성을 위한 이온주입 마스크 역할을 겸하도록, 실리사이드를 폴리실리콘막 측벽에 형성하는 방법을 보이고 있다.2A to 2D are cross-sectional views of a transistor manufacturing process having a gate electrode having a polyside structure according to an embodiment of the present invention, and the ion for forming a low doping drain structure while preventing a pattern error due to high reflectivity of the silicide. A method of forming silicide on the sidewall of the polysilicon film is shown to serve as an injection mask.
제2a도는 실리콘 기판(21) 상에 소자분리막(도시하지 않음)을 형성한 후, 게이트 산화막(22) 및 폴리실리콘막(23)을 차례로 형성한 다음, 게이트 전극 패턴 형성을 위한 감광막 패턴(25)을 형성한 것을 보이고 있다.2A illustrates that after forming an isolation layer (not shown) on the silicon substrate 21, the gate oxide layer 22 and the polysilicon layer 23 are sequentially formed, and then the photoresist layer pattern 25 for forming the gate electrode pattern is illustrated. ) Is formed.
제2b도는 감광막 패턴(25)을 식각마스크로 사용하여 폴리실리콘막(23)을 식각하되, 이후의 스페이서 형성을 위한 식각공정에서 게이트 산화막(22)이 손상되지 않도록 하기 위하여 감광막 패턴(25)이 형성되지 않은 영역에도 300Å 내지 500Å 두께로 폴리실리콘막(23)이 잔류하도록 과소식각을 실시하여 폴리실리콘막의 돌출부(23')를 형성한 다음, 감광막 패턴(25)을 제거하고, 소스 드레인 형성을 위한 1차 이온주입 공정을 실시하여 n-영역(26)을 형성한 것을 나타내고 있다. 이때, 폴리실리콘막(23)은 실리사이드에 비해 반사율이 낮으므로 감광막 패턴(25)을 보다 정확하게 형성할 수 있다.FIG. 2B illustrates that the polysilicon layer 23 is etched using the photoresist pattern 25 as an etching mask, and the photoresist layer pattern 25 is formed so as not to damage the gate oxide layer 22 in the subsequent etching process for forming a spacer. Underetching is performed so that the polysilicon film 23 remains in the region of 300 to 500 microns in the unformed region, thereby forming the protrusion 23 'of the polysilicon film, and then removing the photoresist pattern 25 and forming a source drain. It has been shown that the n − region 26 is formed by performing a primary ion implantation step. In this case, since the polysilicon film 23 has a lower reflectance than the silicide, the polysilicon film 23 may be formed more accurately.
제2c도는 전체 구조 상에 실리사이드를 형성한 후, 전면식각하여 폴리실리콘막의 돌출부(23')측벽에 실리사이드 스페이서(27)를 형성하고, 게이트 전극 영역 이외의 영역 상에 잔류하는 폴리실리콘막(23) 및 게이트 산화막(22)을 제거한 상태를 보이고 있다.FIG. 2C is a view showing the formation of silicide on the entire structure, followed by full surface etching to form silicide spacers 27 on the side walls of the protrusions 23 'of the polysilicon film, and remaining on the regions other than the gate electrode region. ) And the gate oxide film 22 is removed.
제2d도는 게이트 전극 및 실리사이드 스페이서(27)을 이온주입마스크로 사용한 2차 이온주입 공정을 실시하여 n+영역(28)을 형성한 것을 나타내고 있다.FIG. 2D shows that the n + region 28 is formed by performing a secondary ion implantation process using the gate electrode and the silicide spacer 27 as an ion implantation mask.
한편, 제3a도 내지 제3c도는 본 발명의 다른 실시예에 따른, 폴리사이드 구조의 게이트 전극을 갖는 트랜지스터 제조 공정 단면도로서, 높은 반사율을 갖는 실리사이드 위에 직접 감광막 패턴이 형성되는 것을 방지하기 위하여, 게이트 전극을 폴리실리콘막-실리사이드-폴리실리콘막의 샌드위치(sandwich) 구조로 형성하는 방법을 나타낸다.3A to 3C are cross-sectional views of a transistor manufacturing process having a gate electrode having a polyside structure according to another embodiment of the present invention. In order to prevent a photoresist pattern directly from being formed on a silicide having a high reflectance, A method of forming an electrode in a sandwich structure of a polysilicon film-silicide-polysilicon film is shown.
제3a도는 실리콘 기판(31) 상에 소자분리막(도시하지 않음)을 형성한 후, 게이트 산화막(32), 제1폴리실리콘막(33), 실리사이드(34) 및 제2폴리실리콘막(39)을 차례로 형성한 다음, 게이트 전극 패턴을 형성하기 위한 제2폴리실리콘막(39)상에 감광막 패턴(35)을 형성한 상태를 보이고 있다. 이때, 제2폴리실리콘막(38)은 300Å 내지 800Å 두께로 비교적 얇게 형성한다.3A shows that after forming an isolation film (not shown) on the silicon substrate 31, the gate oxide film 32, the first polysilicon film 33, the silicide 34, and the second polysilicon film 39 are formed. Next, the photosensitive film pattern 35 is formed on the second polysilicon film 39 for forming the gate electrode pattern. At this time, the second polysilicon film 38 is formed relatively thin with a thickness of 300 kPa to 800 kPa.
제3b도는 감광막 패턴(35)을 식각마스크로 사용하여, 제2폴리실리콘막(39), 실리사이드(34), 제1폴리실리콘막(33) 및 게이트 산화막(32)을 식각하여, 게이트 전극 패턴을 형성한 다음, 소스 드레인 형성을 위한 1차 이온주입 공정을 실시하여 n-영역(36)을 형성한 상태를 보이고 있다.3B illustrates the etching of the second polysilicon layer 39, the silicide 34, the first polysilicon layer 33, and the gate oxide layer 32 by using the photoresist pattern 35 as an etching mask. Next, the n − region 36 is formed by performing a primary ion implantation process for forming a source drain.
제3c도는 전체 구조 상에 산화막을 증착한 다음, 산화막을 전면식각하여 게이트 전극 패턴 측벽에 절연막 스페이스(37)를 형성하고, 게이트 전극 패턴 및 절연막 스페이서(37)를 이온주입 마스크로 2차 이온 주입 공정을 실시하여 n+영역(38)을 형성한 것을 나타내고 있다.In FIG. 3C, after the oxide film is deposited on the entire structure, the oxide film is etched entirely to form an insulating film space 37 on the sidewall of the gate electrode pattern, and the secondary ion implantation is performed using the gate electrode pattern and the insulating film spacer 37 with an ion implantation mask. The step is shown to form n + region 38.
상기와 같이 이루어지는 본 발명은 반사율이 높은 실리사이드 상에 식각마스크용 감광막 패턴이 형성되는 것을 방지함으로써, 포토리소그래피 공정을 통한 패턴 형성이 용이하며, 보다 정확하게 게이트 전극 패턴을 형성할 수 있다. 또한, 감광막 패턴이 실리사이드 상에 형성되는 것을 방지하기 위하여 실리사이드를 게이트 전극 패턴측벽에 스페이서 형태로 형성하는 경우에는 실리사이드 스페이서가 저도핑 드레인(lightly doped drain)구조를 형성하기 위한 이온주입 마스크 역할을 겸함으로써 공정의 단순화를 꾀할 수 있다.According to the present invention as described above, by forming a photoresist pattern for an etch mask on a silicide having a high reflectance, it is easy to form a pattern through a photolithography process and more accurately form a gate electrode pattern. In addition, when silicide is formed in the form of a spacer on the gate electrode pattern side wall to prevent the photoresist pattern from being formed on the silicide, the silicide spacer serves as an ion implantation mask to form a lightly doped drain structure. This can simplify the process.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
Claims (5)
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| KR1019950019152A KR0172768B1 (en) | 1995-06-30 | 1995-06-30 | Method of fabricating transistor having gate electrode of polycide structure |
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| KR1019950019152A KR0172768B1 (en) | 1995-06-30 | 1995-06-30 | Method of fabricating transistor having gate electrode of polycide structure |
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| Publication Number | Publication Date |
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| KR970003704A KR970003704A (en) | 1997-01-28 |
| KR0172768B1 true KR0172768B1 (en) | 1999-03-30 |
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| KR20000073372A (en) * | 1999-05-10 | 2000-12-05 | 김영환 | Fabricating method of semiconductor device |
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1995
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| KR970003704A (en) | 1997-01-28 |
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