KR100478495B1 - Semiconductor device and fabricating method thereof - Google Patents
Semiconductor device and fabricating method thereof Download PDFInfo
- Publication number
- KR100478495B1 KR100478495B1 KR10-2002-0076818A KR20020076818A KR100478495B1 KR 100478495 B1 KR100478495 B1 KR 100478495B1 KR 20020076818 A KR20020076818 A KR 20020076818A KR 100478495 B1 KR100478495 B1 KR 100478495B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- removal
- substrate
- nitride film
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title description 9
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 125000006850 spacer group Chemical group 0.000 claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명에 따른 반도체 장치는 기판, 기판의 소정 영역에 제1 채널을 한정하도록 형성되어 있는 소스 및 드레인 영역, 소스 및 드레인 영역과 중첩되며 제1 채널 보다 폭이 좁은 제2 채널을 한정하도록 형성되어 있는 저농도 도핑 영역, 기판 위에 형성되며 제1 채널과 대응하도록 형성되어 있는 게이트 산화막, 게이트 산화막의 소정 영역에 형성되어 있는 게이트 폴리층, 게이트 폴리층의 측면에 형성되어 있는 스페이서를 포함하고, 게이트 폴리층은 제2 채널과 동일한 폭을 가지는 제1 부분, 제1 부분 위에 형성되며 제1 부분보다 폭이 넓은 제2 부분으로 이루어진다.The semiconductor device according to the present invention is formed so as to define a substrate, a source and drain region formed to define a first channel in a predetermined region of the substrate, and a second channel overlapping the source and drain region and having a narrower width than the first channel. A low concentration doped region, a gate oxide film formed on the substrate and corresponding to the first channel, a gate poly layer formed on a predetermined region of the gate oxide film, and a spacer formed on a side of the gate poly layer, the gate poly The layer consists of a first portion having the same width as the second channel, a second portion formed over the first portion and wider than the first portion.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof.
반도체 장치는 실리콘 기판 위에 고농도 불순물이 도핑된 소스 및 드레인 영역, 이들 사이에 형성되어 있는 채널 영역, 게이트 및 이들과 연결되는 금속 배선 등으로 이루어진다. The semiconductor device includes a source and drain region doped with a high concentration of impurities on a silicon substrate, a channel region formed therebetween, a gate, a metal wiring connected thereto, and the like.
이러한 반도체 장치를 제조 하는 방법을 도 1a 내지 도 1c를 참조하여 설명하면 도1a에 도시한 바와 같이 소자 분리 영역(도시하지 않음)이 정의된 기판(10)을 산화하여 기판(10) 위에 게이트 산화막(12)을 형성한다. 이후 게이트 산화막(12) 위에 다결정 규소를 증착한 후 패터닝하여 게이트 폴리층(14)을 형성한다. A method of manufacturing such a semiconductor device will be described with reference to FIGS. 1A to 1C. As illustrated in FIG. 1A, a gate oxide film is formed on the substrate 10 by oxidizing the substrate 10 in which the device isolation region (not shown) is defined. (12) is formed. Thereafter, polycrystalline silicon is deposited on the gate oxide layer 12 and then patterned to form the gate poly layer 14.
도 1b에 도시한 바와 같이, 게이트 폴리층(14)을 마스크로 불순물 이온을 저농도로 도핑하여 저농도 도핑 영역(16)(LDD)을 형성한다. As shown in FIG. 1B, the dopant ions are lightly doped with the gate poly layer 14 as a mask to form the lightly doped region 16 (LDD).
그리고 도 1c에 도시한 바와 같이, 게이트 폴리층(14)을 포함하는 기판(10) 전면에 산화막(18), 질화막을 형성한 후 식각하여 게이트 폴리층(14)의 측면에 스페이서(20)를 형성한다. 이후 불순물을 고농도로 도핑하여 소스 및 드레인 영역(22a, 22b)을 형성한다. As shown in FIG. 1C, after forming the oxide film 18 and the nitride film on the entire surface of the substrate 10 including the gate poly layer 14, the spacers 20 are formed on the side surfaces of the gate poly layer 14. Form. The impurities are then heavily doped to form source and drain regions 22a and 22b.
그런데 게이트 폴리층(14)은 식각시 노치(notch)와 풋(foot) 등이 발생하여 수직적인 단면을 형성하기가 어렵다. 이로 인하여 반도체 장치가 점점 더 소형화, 고집적화 되어감에 따라 미세화 되고 있는 게이트의 CD(critical dimension)를 만족시키는데 한계에 봉착하고 있다. However, the gate poly layer 14 may have a notch and a foot during etching, and thus it is difficult to form a vertical cross section. As a result, as semiconductor devices become more and more compact and highly integrated, they are facing limitations in satisfying the critical dimension (CD) of gates, which are miniaturized.
따라서 본 발명은 듀얼 다마신 공정을 이용하여 게이트 CD를 최소화할 수 있는 반도체 장치 및 그의 제조 방법을 제공한다. Accordingly, the present invention provides a semiconductor device capable of minimizing gate CD using a dual damascene process and a method of manufacturing the same.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은 기판 위에 게이트 산화막을 형성하는 단계, 기판 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 이용하여 기판의 소정 영역에 불순물을 저농도로 도핑하여 저농도 도핑 영역을 형성하는 단계, 저농도 이온 도핑 영역 위에 질화막을 형성하는 단계, 질화막의 소정 영역을 제1차 제거하여 제1 제거 영역을 형성하는 단계, 질화막의 소정 영역을 제2차 제거하여 제2 제거 영역을 형성하는 단계, 질화막 위에 다결정 규소를 증착한 후 질화막이 노출되도록 화학 기계적 연마를 진행하여 게이트 폴리층을 형성하는 단계, 질화막을 사진 식각하여 게이트 폴리층의 측면에 스페이서를 형성하는 단계, 기판에 불순물 이온을 고농도로 도핑하여 소스 및 드레인 영역을 형성하는 단계를 포함하고, 제2 제거 영역은 제1 제거 영역과 중첩되며 제1 제거 영역보다 더 크게 형성한다. The semiconductor device manufacturing method according to the present invention for achieving the above object is a step of forming a gate oxide film on a substrate, forming a photoresist pattern on the substrate, doping impurities in a predetermined region of the substrate using a photoresist pattern at low concentration Forming a low concentration doped region, forming a nitride film on the low concentration ion doped region, first removing a predetermined region of the nitride film to form a first removal region, and second removing the predetermined region of the nitride film Forming a removal region, depositing polycrystalline silicon on the nitride film, and then performing chemical mechanical polishing to expose the nitride film to form a gate poly layer; Doping the substrate with a high concentration of impurity ions to form a source and a drain region. And the second removal area is overlapped with the first removal area is formed larger than the first removal area.
제2 제거 영역을 형성하는 단계에서 제1 제거 영역은 감광층 패턴으로 덮어 보호하는 것이 바람직하다. 또한, 제2 제거 영역은 소스 영역과 드레인 영역 사이와 대응하도록 형성한다. In the forming of the second removal region, the first removal region is preferably covered with a photosensitive layer pattern. Further, the second removal region is formed so as to correspond between the source region and the drain region.
이때 제1 제거 영역과 제2 제거 영역의 단차는 500~1,000Å인 것이 바람직하다. At this time, it is preferable that the level | step difference of a 1st removal area | region and a 2nd removal area | region is 500-1,000 mV.
이러한 방법으로 형성한 반도체 장치는 기판, 기판의 소정 영역에 제1 채널을 한정하도록 형성되어 있는 소스 및 드레인 영역, 소스 및 드레인 영역과 중첩되며 제1 채널 보다 폭이 좁은 제2 채널을 한정하도록 형성되어 있는 저농도 도핑 영역, 기판 위에 형성되며 제1 채널과 대응하도록 형성되어 있는 게이트 산화막, 게이트 산화막의 소정 영역에 형성되어 있는 게이트 폴리층, 게이트 폴리층의 측면에 형성되어 있는 스페이서를 포함하고, 게이트 폴리층은 제2 채널과 동일한 폭을 가지는 제1 부분, 제1 부분 위에 형성되며 제1 부분보다 폭이 넓은 제2 부분으로 이루어진다. The semiconductor device formed in this manner is formed so as to define a substrate, a source and drain region formed so as to define a first channel in a predetermined region of the substrate, and a second channel overlapping the source and drain region and narrower than the first channel. A low concentration doped region, a gate oxide film formed on the substrate to correspond to the first channel, a gate poly layer formed on a predetermined region of the gate oxide film, and a spacer formed on a side of the gate poly layer, The poly layer comprises a first portion having the same width as the second channel, a second portion formed over the first portion and wider than the first portion.
여기서 스페이서는 기판면에 대해서 수직한 형태의 외측면을 가지도록 형성되어 있다. 그리고 제1 부분은 500~1,000Å의 두께로 형성되고, 게이트 폴리층은 2,000~2,500Å의 두께로 형성되는 것이 바람직하다. Here, the spacer is formed to have an outer surface perpendicular to the substrate surface. In addition, the first portion is formed to a thickness of 500 ~ 1,000Å, the gate poly layer is preferably formed to a thickness of 2,000 ~ 2,500Å.
이제 본 발명에 따른 반도체 장치 및 그의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다. A semiconductor device and a method of manufacturing the same according to the present invention will now be described in detail with reference to the accompanying drawings.
도 2에 도시한 바와 같이, 반도체 장치는 소자 분리 영역(도시하지 않음)이 한정되어 있는 기판(100)에 제1 채널 영역(H1)을 한정하는 소스 및 드레인 영역(110a, 110b)이 형성되어 있고, 소스 및 드레인 영역(110a, 110b) 위에 제2 채널 영역(H2)을 한정하는 저농도 도핑 영역(104)이 형성되어 있다. 제2 채널 영역(H2)은 제1 채널 영역(H1) 보다 폭이 좁게 형성되어 있다. 채널 영역(H1, H2)은 게이트 전극에 게이트 온(on) 전압이 인가되었을 때 소스 영역(110a) 과 드레인 영역(110b)사이에 전류가 흐를 수 있도록 통로를 형성하는 부분이다. As illustrated in FIG. 2, in the semiconductor device, source and drain regions 110a and 110b defining a first channel region H1 are formed in a substrate 100 in which device isolation regions (not shown) are defined. The lightly doped region 104 defining the second channel region H2 is formed on the source and drain regions 110a and 110b. The second channel region H2 is formed to have a smaller width than the first channel region H1. The channel regions H1 and H2 form a passage so that a current can flow between the source region 110a and the drain region 110b when a gate on voltage is applied to the gate electrode.
그리고 기판(100)의 소정 영역에 게이트 산화막(102)이 형성되어 있고, 게이트 산화막(102) 위에 게이트 폴리층(108)이 형성되어 있다. 게이트 폴리층(108)의 측면에는 질화막으로 이루어진 스페이서(112)가 형성되어 있다. 게이트 폴리층(108)은 폭이 좁은 제1 부분(A), 제1 부분(A) 위에 형성되며 제1 부분(A)보다 폭이 넓은 제2 부분(B)으로 이루어진다. 그리고 스페이서(112)는 게이트 폴리층(108)의 측면을 둘러싸고 있으며 외측면이 기판(100) 면에 대하여 수직을 이루고 있다. 따라서 스페이서(112)는 알파벳 L자의 형태로 형성되어 있다. A gate oxide film 102 is formed in a predetermined region of the substrate 100, and a gate poly layer 108 is formed on the gate oxide film 102. A spacer 112 made of a nitride film is formed on the side of the gate poly layer 108. The gate poly layer 108 is formed of a narrow first portion A, a second portion B formed on the first portion A, and wider than the first portion A. FIG. The spacer 112 surrounds the side surface of the gate poly layer 108 and the outer surface thereof is perpendicular to the surface of the substrate 100. Therefore, the spacer 112 is formed in the form of the letter L.
이와 같이 본 발명에 따른 반도체 장치는 종래에 비해 게이트 폴리층이 더욱 수직(vertical)한 형태로 형성된다. 이러한 안정된 구조는 DC fail 등을 방지할 수 있다.As described above, in the semiconductor device according to the present invention, the gate poly layer is formed to have a more vertical shape. This stable structure can prevent DC fail and the like.
본 발명에 따른 반도체 장치를 형성하는 방법을 도 3a 내지 도 3d를 참조하여 설명하면 다음과 같다. 도 3a에 도시한 바와 같이, 실리콘 기판(100)에 분리 영역(도시하지 않음)을 형성하여 활성 영역을 한정한다. 그리고 기판(100)을 열산화 하여 기판(100) 바로 위에 게이트 산화막(102)을 형성한다. A method of forming a semiconductor device according to the present invention will be described with reference to FIGS. 3A to 3D. As shown in FIG. 3A, an isolation region (not shown) is formed in the silicon substrate 100 to define the active region. The substrate 100 is thermally oxidized to form a gate oxide layer 102 directly on the substrate 100.
이후 게이트 산화막(102) 위에 감광층 패턴(PR)을 형성한 후, 감광층 패턴을 마스크로 기판(100)의 소정 영역에 불순물 이온을 주입하여 저농도 도핑 영역(104)을 형성한다. 이때 제2 채널 영역(H2)이 한정된다. Subsequently, after the photoresist layer pattern PR is formed on the gate oxide layer 102, the lightly doped region 104 is formed by implanting impurity ions into a predetermined region of the substrate 100 using the photoresist layer pattern as a mask. In this case, the second channel region H2 is defined.
도 3b에 도시한 바와 같이, 게이트 산화막(102) 위에 질화막(106)을 형성한다. 질화막(106)은 2,500~3,000의 두께로 형성한다. 이후 사진 식각 공정으로 질화막(106)의 소정 영역을 제거하여 제1 제거 영역(T1)을 형성한다. 제1 제거 영역(T1)은 제2 채널 영역(H2)과 대응하도록 형성한다. As shown in FIG. 3B, a nitride film 106 is formed over the gate oxide film 102. The nitride film 106 is formed to a thickness of 2,500 ~ 3,000. Thereafter, a predetermined region of the nitride film 106 is removed by a photolithography process to form a first removal region T1. The first removal region T1 is formed to correspond to the second channel region H2.
도 3c에 도시한 바와 같이, 사진 식각 공정으로 질화막(106)의 소정 영역을 다시 제거하여 제2 제거 영역(T2)을 형성한다. 제2 제거 영역(T2)은 제1 제거 영역(T1)과 중첩하여 형성하며, 제1 제거 영역(T1)보다 넓은 폭(H1)을 가지도록 형성한다. 이때, 제1 제거 영역(T1)은 사진 식각 공정시 형성되는 감광층 패턴(PR)에 의해 가려지도록 하여 하부의 게이트 산화막(102)이 손상되지 않도록 한다. 그리고 제1 제거 영역(T1)과 제2 제거 영역(T2)의 단차(H)는 500~1,000Å이 되도록 한다. As shown in FIG. 3C, a predetermined region of the nitride film 106 is removed again by a photolithography process to form a second removal region T2. The second removal region T2 overlaps the first removal region T1 and is formed to have a wider width H1 than the first removal region T1. In this case, the first removal region T1 is covered by the photosensitive layer pattern PR formed during the photolithography process so that the lower gate oxide layer 102 is not damaged. The step H between the first removal region T1 and the second removal region T2 is set to 500 to 1,000 mW.
도 3d에 도시한 바와 같이, 제1 및 제2 제거 영역(T1, T2)을 포함한 기판(100) 전면에 다결정 규소를 증착한 후 화학적 기계적 연마(CMP)를 진행하여 제1 및 제2 제거 영역(T1, T2)에 다결정 규소가 채워진 형태의 게이트 폴리층(108)을 형성한다. As shown in FIG. 3D, polycrystalline silicon is deposited on the entire surface of the substrate 100 including the first and second removal regions T1 and T2, followed by chemical mechanical polishing (CMP) to perform the first and second removal regions. A gate poly layer 108 is formed in the form of polycrystalline silicon (T1, T2).
여기서 화학기계적 연마는 질화막(106)이 노출될 때까지 진행하거나, 질화막(106)의 상부가 일정 두께만큼 제거될 때까지 과식각할 수 있다. 이때 연마 후 남겨지는 게이트 폴리층(108)의 두께는 2,000~2,500Å이 되도록 한다. The chemical mechanical polishing may proceed until the nitride film 106 is exposed, or may be overetched until the upper portion of the nitride film 106 is removed by a predetermined thickness. At this time, the thickness of the gate poly layer 108 remaining after polishing is 2,000 ~ 2500Å.
마지막으로 질화막(106)을 사진 식각하여 게이트 폴리층(108)의 측면에 스페이서(112)을 형성한다. 이후 불순물을 고농도로 도핑하여 소스 및 드레인 영역(110a, 110b)을 형성한다(도 2 참조). Finally, the nitride film 106 is etched to form a spacer 112 on the side of the gate poly layer 108. Thereafter, impurities are heavily doped to form source and drain regions 110a and 110b (see FIG. 2).
이상 설명한 바와 같이 질화막(106)을 이용하여 게이트 폴리층(108)의 형태를 한정하고 스페이서를 사진 식각 공정으로 형성하면 노치나 풋 현상이 발생하지 않아 게이트 폴리층(108)을 종래보다 수직한 구조로 형성할 수 있다. As described above, if the shape of the gate poly layer 108 is defined using the nitride film 106 and the spacer is formed by a photolithography process, notch or foot phenomenon does not occur, and thus the gate poly layer 108 is vertically structured. It can be formed as.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications of those skilled in the art using the basic concept of the present invention defined in the following claims are also the rights of the present invention. It belongs to the range.
이상 기술한 바와 같이, 본 발명에서와 같이 게이트를 형성하면 게이트 CD 의 제어가 용이하여 종래보다 폭이 좁은 게이트를 형성하여 반도체 장치의 소형화, 고집적화를 이룰 수 있다. 또한, 좁은 폭 위에 넓은 폭을 가지도록 형성하여 폭이 좁아짐으로 인해 발생할 수 있는 미스 얼라인의 발생을 줄일 수 있다. As described above, when the gate is formed as in the present invention, the gate CD can be easily controlled to form a gate having a narrower width than that of the related art, resulting in miniaturization and high integration of the semiconductor device. In addition, it may be formed to have a wide width over a narrow width to reduce the occurrence of misalignment that may occur due to the narrow width.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도이다.1A to 1C are cross-sectional views showing a method of manufacturing a semiconductor device according to the prior art in the order of a process.
도 2는 본 발명의 실시예에 따른 반도체 장치의 단면도이다. 2 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도이다. 3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention in order of process.
*도면의 주요 부분에 대한 설명** Description of the main parts of the drawings *
100 : 기판 102 : 게이트 산화막100 substrate 102 gate oxide film
104 : 저농도 도핑 영역 108 : 게이트 폴리층104: lightly doped region 108: gate poly layer
110a, 110b : 소스 및 드레인 영역 112 : 스페이서110a, 110b: source and drain regions 112: spacer
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0076818A KR100478495B1 (en) | 2002-12-05 | 2002-12-05 | Semiconductor device and fabricating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0076818A KR100478495B1 (en) | 2002-12-05 | 2002-12-05 | Semiconductor device and fabricating method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040049415A KR20040049415A (en) | 2004-06-12 |
| KR100478495B1 true KR100478495B1 (en) | 2005-03-29 |
Family
ID=37343826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0076818A KR100478495B1 (en) | 2002-12-05 | 2002-12-05 | Semiconductor device and fabricating method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100478495B1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649620A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Manufacture of semiconductor device |
| JPH0684938A (en) * | 1992-08-31 | 1994-03-25 | Toshiba Corp | Manufacture of semiconductor device |
| US6077733A (en) * | 1999-09-03 | 2000-06-20 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing self-aligned T-shaped gate through dual damascene |
| US6159781A (en) * | 1998-10-01 | 2000-12-12 | Chartered Semiconductor Manufacturing, Ltd. | Way to fabricate the self-aligned T-shape gate to reduce gate resistivity |
| KR20020019135A (en) * | 2000-09-05 | 2002-03-12 | 윤종용 | Transistor And Method For Manufacturing The Same |
-
2002
- 2002-12-05 KR KR10-2002-0076818A patent/KR100478495B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649620A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Manufacture of semiconductor device |
| JPH0684938A (en) * | 1992-08-31 | 1994-03-25 | Toshiba Corp | Manufacture of semiconductor device |
| US6159781A (en) * | 1998-10-01 | 2000-12-12 | Chartered Semiconductor Manufacturing, Ltd. | Way to fabricate the self-aligned T-shape gate to reduce gate resistivity |
| US6077733A (en) * | 1999-09-03 | 2000-06-20 | Taiwan Semiconductor Manufacturing Company | Method of manufacturing self-aligned T-shaped gate through dual damascene |
| KR20020019135A (en) * | 2000-09-05 | 2002-03-12 | 윤종용 | Transistor And Method For Manufacturing The Same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040049415A (en) | 2004-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7291534B2 (en) | Method of manufacturing semiconductor device | |
| JPH07263677A (en) | Semiconductor device and its manufacture | |
| US6432816B2 (en) | Method for fabricating semiconductor device | |
| KR100469913B1 (en) | Manufacturing method for semiconductor device | |
| JP3746907B2 (en) | Manufacturing method of semiconductor device | |
| KR100308515B1 (en) | Method of manufacturing semiconductor device | |
| KR100289808B1 (en) | Manufacturing method for mos transistor | |
| KR100478495B1 (en) | Semiconductor device and fabricating method thereof | |
| JP2002190515A (en) | Semiconductor device and its manufacturing method | |
| KR0170436B1 (en) | Method of manufacturing mosfet | |
| US6255147B1 (en) | Silicon on insulator circuit structure with extra narrow field transistors and method of forming same | |
| KR100486120B1 (en) | Method for forming of mos transistor | |
| US6544852B1 (en) | Method of fabricating semiconductor device | |
| JPH0548090A (en) | Manufacture of semiconductor device | |
| JPH11214678A (en) | Semiconductor device and fabrication thereof | |
| KR100325460B1 (en) | Method of fabricating semiconductor device for preventing bit line from being shorted to conducting layer of gate electrode | |
| KR0172768B1 (en) | Method of fabricating transistor having gate electrode of polycide structure | |
| KR20010008839A (en) | Method of forming self-aligned contacts in semiconductor device | |
| KR100460704B1 (en) | Method for fabricating bottom gate-type tft of sram to increase capacitance of node | |
| KR100215894B1 (en) | Capacitor of semiconductor device fabrication method | |
| KR100215893B1 (en) | Capacitor of semiconductor device fabrication method | |
| KR19990018373A (en) | Contact Forming Method of Semiconductor Device Using Landing Pad | |
| JP3259439B2 (en) | Method for manufacturing semiconductor device | |
| JPH10189710A (en) | Semiconductor device and manufacture thereof | |
| KR19980015773A (en) | Method of forming a contact hole in a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120221 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |