KR0172491B1 - 영상신호의 병렬처리방법 및 그 장치 - Google Patents

Abstract

본 발명은 화면을 분할하여 분할된 화면의 영상신호를 병렬로 처리하는 방법 및 그 장치에 관한 것이다. 본 발명은 영상신호에서 수평동기신호를 제외한 신호구간을 소정의 갯수로 분할한다. 이때, 분할영역의 경계선부분에는 분할경계선을 공유하는 인접영역의 경계선부분과 중첩되는 더미데이타를 포함한다. 분할된 영상신호들을 처리한 후 다시 합성할 때는 이 더미데이타를 버리고 합성한 후 최종단계에서 동기신호를 삽입한다. 따라서, 본 발명은 경계부분의신호가 왜곡되지 않아 깨끗한 화면을 제공하는 효과를 가져온다.

Description

영상신호의 병렬처리방법 및 그 장치

제1도는 일반적인 영상신호 병렬처리장치를 나타낸 구성도.

제2도는 일반적인 화면분할방법을 나타내는 도면.

제3도는 제2도에 의해 분할된 각 영역의 영상신호.

제4도는 제1도 장치의 동작을 설명하기 위한 타이밍도.

제5도는 본 발명에 의한 영상신호 병렬처리장치를 나타낸 구성도.

제6도는 본 발명에 의한 화면분할방법을 나타내는 도면.

제7도는 제6도에 의해 분할된 각 영역의 영상신호.

제8도는 제5도 장치의 동작을 설명하기 위한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 동기신호분리기 20 : 클럭 및 타이밍펄스발생기

30 : A/D변환기 40 : D/A변환기

50 : 동기신호합성부 FIFO : FIFO메모리

DSP : 신호처리기 MUX : 멀티플렉서

본 발명은 화면을 분할처리하는 방법 및 장치에 관한 것으로, 특히 화면이 분할된 곳에서 발생하는 신호의 왜곡을 없앨 수 있도록 한 영상신호의 병렬처리방법 및 그 장치에 관한 것이다.

근래 영상의 고화질화가 가속화되어 감에 따라 영상신호처리에 사용되는 클럭속도 역시 고속화되어 가고 있다. 그 예로 HD-TV의 경우 74.25MHz의 클럭을 사용하고 있다. 이러한 고속의 클럭을 사용함에 따라 복잡한 연산등은 1클럭주기 이내에 처리가 불가능한 경우가 발생한다.

이러한 문제는, 화면을 다수개의 영역으로 분할한 후 각 영역의 영상신호를 병렬로 처리하므로써 해결할 수 있다.

제1도는 이러한 일반적인 영상신호의 병렬처리장치를 나타낸 구성도이다. 먼저, 동기신호분리기(1)는 복합영상신호로부터 수평동기신호(HSYNC)를 분리한다. 클럭 및 타이밍펄스발생기(2)는 수평동기신호HSTNC)를 인가받아, 이를 기준으로 FIFO메모리들(First In First Out Memory)(FIFO1∼FIFO8)과 멀티플렉서(Multiplexor; MUX)의 동작을 제어하기 위한 타이밍펄스들(WE1∼WE8,RE1∼RE8,SEL[2..1])을 발생한다. 또한, 클럭 및 타이밍펄스발생기(2)는 각 구성요소들이 각각의 동작을 할때 기준으로 삼기 위한 제1클럭(CLK1) 및 제1클럭을 4분주한 제2클럭(CLK4)을 발생한다.

한편, A/D변환기(3)는 아날로그로 입력되는 영상신호를 디지탈로 변환한다. 제1 내지 제4 FIFO메모리(FIFO1∼FIFO4)는 기록인에이블신호(WE1∼WE4)가 기록가능상태를 나타내는 동안 디지탈변환된 영상신호를 기록한다. 제4도에 도시한 바와 같이, 제1 내지 제4기록인에이블신호(WE1∼WE4)는 영상신호의 1/4수평주사구간(이하, '1수평주기'라 함)(1/4H)동안 순차적으로 로우레벨(Low Level)이 된다. 따라서, 제1 내지 제4 FIFO메모리(FIFO1∼FIFO4)는 각각 로우레벨의 제1 내지 제4기록인에이블신호(WE1∼WE4)를 인가받는 것에 의해 순차적으로 기록가능상태가 된다. 이때, 제1 내지 제4 FIFO메모리(FIFO1∼FIFO4)는 제2도에 도시한 바와 같이 1/4수평주기(1/4H)동안의 영상신호를 제1클럭(CLK1)에 맞춰 각각 기록하게 된다.

제1 내지 제4 FIFO메모리(FIFO1∼FIFO4)에 기록된 데이타는 신호처리를 위해 독추인에이블신호(RE1∼RE4)가 로우레벨인동안 제2클럭(CLK4)에 맞춰 독출된다. 제1 내지 제4신호처리기(Digital Signal Processor)(DSP1∼DSP4)는 제1내지 제4 FIFO메모리(FIFO1∼FIFO4)로부터 독출된 신호들을 각각 인가받아 제2클럭(CLK4)에 맞춰 일반적인 영상신호처리를 한다. 제5 내지 제8 FIFO메모리(FIFO5∼FIFO8)는 각각 전단의 신호처리부(DSP1∼DSP4)에서 신호처리된 신호들을 인가받아 1수평주기(1H)동안 제2클럭(CLK4)에 맞춰 기록한다. 그리고, 기록된 신호는 1/4수평주기(1/4H)동안 제1클럭(CLK1)에 맞춰 독출된다. 멀티플렉서(MUX)는 선택제어신호(SEL[2..1])에 따라 제5 내지 제8 FIFO메모리(FIFO5∼FIFO8)로부터 인가받는 신호를 순차적으로 출력한다. D/A변환기(4)는 멀티플렉서(MUX)로부터 인가받는 신호를 원래의 아날로그형태로 변환한다.

이와 같은 일반적인 영상신호의 병렬처리장치에서 설명을 용이하게 하기 위하여 클럭속도를 100MHz라고 가정한다. 그러면, 제2도에서 1수평주기(1H)의 영상신호를 100MHz의 클럭으로 처리해야 하는 것을 제3도와 같이 화면을 4개 영역(A∼D)으로 분할할 경우 각 영역의 영상신호는 1/4클럭 즉, 25MHz의 클럭으로 처리하는 것이 가능하다.

그러나, 분할된 각 영역에서 분할경계선부분의 영상신호를 처리할 때는 인접데이타를 이용하는 필터를 사용하게 되므로 연속성이 파괴된다. 다시말해, 'B'영역의 끝부분을 신호처리할 때 실제 필요한 신호는 'C'영역의 시작부분의 신호이지만 'B'영역의 시작부분의 신호가 사용되어 경계부분에서 신호가 왜곡되는 문제가 발생하였다.

이와 같은 문제점을 해결하기 위한 본 발명의 목적은 영상신호를 병렬로 처리하는데 있어 화면이 분할된 곳에서 신호의 왜곡이 발생하지 않는 영상신호의 병렬처리방법을 제공함에 있다.

본 발명의 다른 목적은 상술한 방법을 구현한 영상신호의 병렬처리장치를 제공함에 있다.

이와 같은 목적을 달성하기 위한 본 발명에 의한 영상신호의 병렬처리방법은 화면을 다수개의 영역으로 분할하여 각 영역의 영상신호를 병렬로 처리하는 방법에 있어서, 상기 분할영역의 분할경계선부분에 더미데이타(Dummy Data)를 포함하도록 1수평주기의 영상신호를 분할하는 단계, 상기 분할된 영상신호들을 병렬로 신호처리하는 단계, 및 상기 신호처리된 영상신호들에서 더미데이타를 제외한 신호구간만을 합성하는 단계를 포함한다.

또한, 본 발명에 의한 영상신호의 병렬처리장치는 화면을 다수개의 영역으로 분할하여 각 영역의 영상신호를 병렬로 처리하는 장치에 있어서, 상기 분할영역의 분할경계선부분에 더미데이타(Dummy Data)를 포함하도록 1수평주기의 영상신호를 분할하여 분할한 영상신호들을 각각 저장하는 메모리들, 상기 메모리들로부터 신호를 독출하여 신호처리하는 영상신호처리부, 상기 신호처리된 영상신호들에서 더미데이타를 제외한 신호구간만을 합성하는 신호합성부, 및 상기 각부의 동작을 제어하기 위한 제어신호를 발생하는 제어부를 포함한다.

이하, 첨부한 제5도 내지 제8도를 참조하여 본 발명을 상세히 설명하기로 한다.

제5도는 본 발명에 의한 영상신호의 병렬처리장치를 나타낸 구성도이다. 제5도는 영상신호로부터 수직 및 수평동기신호(V SYNC, H SYNC)를 분리해 내기 위한 동기신호분리기(10)를 구비한다. 동기신호분리기(10)의 출력단에는 클럭 및 타이밍펄스발생기(20)가 연결된다. 클럭 및 타이밍펄스발생기(20)는 수직 및 수평동기신호(V SYNC, H SYNC)를 인가받아 메모리(FIFO1∼FIFO8)의 기록 및 독출동작을 제어하기 위한 기록인에이블시노(WE1∼WE8) 및 독출인에이블신호(RE1∼RE8)를 발생한다. 그리고, 멀티프렉서(MUX)에서 입력신호들중 한개를 선택할 수 있도록 하는 선택제어신호(SEL[2..1])를 발생한다. 또한, 클럭 및 타이밍펄스발생기(20)는 A/D변환기(30), D/A변환기(40), 및 메모리들(FIFO1∼FIFO8)이 동작할 때 기준으로 삼기 위한 제1클럭(CLK1)을 발생한다. 그리고, 메모리들(FIFO1∼FIFO8)과 신호처리기(DSP1∼DSP4)가 동작할 때 기준이 되도록 제1클럭(CLK1)을 4분주한 제2클럭(CLK4)을 발생한다.

한편, 제4도는 영상신호의 형태를 변환하기 위한 A/D변환기(30)를 구비한다. A/D변환기(30)의 출력단에는 기록인에이블신호(WE1∼WE4)에 따라 1/4수평주기(1/4H)의 영상신호들을 각각 기록하기 위한 제1 내지 제4 FIFO메모리(FIFO1∼FIFO4)가 연결된다. 제1 내지 제4 FIFO메모리(FIFO1∼FIFO4)의 출력단에는 분할된 영상신호들을 처리하기 위한 제1 내지 제4신호처리기(DSP1∼DSP4)가 연결된다. 제1 내지 제4신호처리기(DSP1∼DSP4)의 출력단에는 신호처리된 영상신호를 기록하기 위한 제5 내지 제8 FIFO메모리(FIFO5∼FIFO8)가 연결된다.

제5 내지 제8 FIFO메모리(FIFO5∼FIFO8)의 출력단에는 이 출력신호들중 한개씩 선택절환하여 출력하기 위한 멀티플렉서(MUX)가 연결된다. 멀티플렉서(MUX)의 출력단에는 신호형태를 원래대로 변환하기 위한 D/A변환기(40)가 연결된다. D/A변환기(40)의 출력단에는 동기신호를 삽입하기 위한 동기신호합성부(50)가 연결된다.

이와 같이 구성된 본 발명의 동작을 제5도 내지 제8도를 참조하여 설명하면 다음과 같다.

본 발명은 화면을 분할할 때 제7도에 도시한 바와 같이, 분할된 각 영역의 분할경계선부분에 더미데이타(a,b,c)를 포함하도록 분할한다. 이때 더미데이타(a,b,c,d)는 분할경계선을 공유하는 인접한 여역끼리 동일하다. 이렇게 신호를 분할하는 방법을 이하 자세히 설명하기로 한다.

먼저, 동기신호분리기(10)는 복합영상신호로부터 수직 및 수평동기신호(V SYNC, H SYNC)를 분리한다. 클럭 및 타이밍펄스발생기(20)는 수평동기신호(H SYNC)에 맞춰 제1 내지 제4기록인에이블신호(WE1∼WE4)를 발생한다.

한편, A/D변환기(30)는 아날로그로 입력되는 영상신호를 제1클럭(CLK1)에 맞춰 디지탈형태로 변환한다. 본 발명에서도 역시 설명을 용이하게 하기 위하여 클럭속도를 100MHz라 하고, 1수평주기(1H)는 10μs라고 가정한다. 그러면, 1수평주기(1H)내에는 1000개의 데이타가 존재하게 된다.

제1 내지 제4 FIFO메모리(FIFO1∼FIFO4)는 디지탈변환된 영상신호를 각각 1/4수평주기(1/4H)씩 저장한다. 이를 자세하게 설명하면, 종래에 수평동기신호(H SYNC)에서부터 제1기록인에이블신호(WE1)가 시작되던 것이 본 발명에서는 59번째 데이타에서 시작하도록 한다. 그리고 250개(1000개 화소를 4개로 분할하므로)의 데이타를 채운 후인 309번째의 데이타에서 하이레벨(High Level)의 기록금지상태가 된다. 제2기록인에이블신호(WE2)는 289번째의 데이타에서 로우레벨이 되어 제1기록인에이블신호(WE1)와 20개의 데이타가 중첩된다. 이와 같이 하면 각 영역의 좌·우 분할 경계선부분에는 각각 10개씩의 더미데이타(a,b,c,d)가 확보된다. 따라서, 제1 내지 제4 FIFO메모리(FIFO1∼FIFO4)는 제1 내지 제4기록인에이블신호(WE1∼WE4)가 각각 로우레벨일 때 디지탈의 영상데이타를 제1클럭(CLK1)에 맞춰 기록한다.

상술한 바에서, 제1 내지 제4기록인에이블신호(WE1∼WE4)는 더미데이타(a,b,c,d)를 확보하기 위하여 인접신호들 사이에 다소 중첩되어 발생된다. 즉, 제8도에 도시한 바와 같이 제1 내지 제4기록인에이블신호(WE1∼WE4)의 총 발생구간은 실제 1수평주기(1H)가 되지 않는다. 따라서, 1수평주기(1H)의 영상신호에서 수평동기신호(H SYNC)를 제외한 구간만을 분할하게 된다.

메모리들(FIFO1∼FIFO4)에 기록된 데이타는 독출인에이블신호(RE1∼RE4)가 로우레벨인 도안 제2클럭(CLK4)에 맞춰 읽어진다. 제1 내지 제4신호처리기(DSP1∼DSP4)는 전단의 메모리들(FIFO1∼FIFO4)로부터 각각 인가받는 데이타들을 제2클럭(CLK4)에 맞춰 신호처리한다. 이때 각 영역의 좌·우 분할경계선부분에는 10개씩 더미데이타(a,b,c,d)가 확보되어 있으므로 최대 20탭(Tap)까지의 필터를 사용할 수 있다. 그러나, 이러한 필터사용시 분할경계선의 더미데이타(a,b,c,d) 역시 왜곡이 발생한다.(이에 대한 설명은 뒤에서 하기로 한다)

제5 내지 제8 FIFO메모리(FIFO5∼FIFO8)는 신호처리된 데이타들을 각각 인가받아 제5 내지 제8기록인에이블신호(WE5∼WE8)가 로우레벨인 동안 제2클럭(CLK4)에 맞춰 기록한다. 그런다음, 데이타를 독출할 때는 독출인에이블신호(RE5∼RE8)가 로우레벨인 동안 제1클럭(CLK1)에 맞춰 읽어낸다.

멀티플렉서(MUX)는 2비트의 선택제어신호(SEL[2....1])에 따라 제5 내지 제8 FIFO메모리(FIFO5∼ FIFO8)로부터 독출된 데이타를 순차적으로 선택절환하여 출력하므로써 병렬처리한 신호들을 합성한다. 제8도에 도시한 바와 같이 선택제어신호(SEL[2..1])에 따라 제5 내지 제8독출인에이블신호(RE5∼RE8)의 중첩부분의 데이타는 출력되지 않는 것을 알 수 있다. 따라서, 신호들을 합성할 때 왜곡된 더미데이타(a,b,c,d)는 제외되어 연결부분의 신호가 깨끗해 진다.

D/A변환기(40)는 합성된 신호를 원래의 아날로그형태로 변환한다. 이와 같은 합성신호에는 현재 동기신호들(V SYNC, H SYNC)이 빠져 있는 상태이다.

클럭 및 타이밍펄스발생기(20)는 상술한 신호처리에 소요되는 시간동안 수직 및 수평동기신호(V SYNC, H SYNC)를 지연시킨 후 동기신호합성부(50)로 출력한다. 동기신호합성부(50)는 합성된 신호에 최종적으로 동기 신호들(V SYNC, H SYNC)을 삽입한다.

상술한 바와 같이, 본 발명에 의한 영상신호의 병렬처리방법 및 그 장치는 영상신호에서 수평동기신호(H SYNC)를 제외한 신호구간을 소정의 갯수로 분할한다. 이때, 분할영역의 경계선부분에는 분할경계선을 공유하는 인접영역의 경계선부분과 중첩되는 더미데이타를 포함한다. 분할된 영상신호를 처리한 후 합성할 때는 이 더미데이타를 버리고 합성한 후 최종단계에서 동기신호를 삽입한다. 따라서, 본 발명은 경계부분의 신호가 왜곡되지 않아 깨끗한 화면을 제공하는 효과를 가진다.

Claims (12)

1. 화면을 다수개의 영역으로 분할하여 각 영역의 영상신호를 병렬로 처리하는 방법에 있어서, 상기 분할영역의 분할경계선부분에 더미데이타(Dummy Data)를 포함하도록 1수평주기의 영상신호를 분할하는 단계; 상기 분할된 영상신호들을 병렬로 신호처리하는 단계; 및 상기 신호처리된 영상신호들에서 더미데이타를 제외한 신호구간만을 합성하는 단계를 포함하는 영상신호의 병렬처리방법.
2. 제1항에 있어서, 상기 더미데이타는 상기 분할경계선을 공유하는 인접영역끼리 동일한 것을 특징으로 하는 영상신호의 병렬처리방법.
3. 제1항에 있어서, 상기 1수평동기신호의 영상신호를 분할할 때 수평동기신호를 제외한 신호구간만이 분할되는 것을 특징으로 하는 영상신호의 병렬처리방법.
4. 제3항에 있어서, 상기 신호합성 후에 수평동기신호를 삽입하는 단계를 더 포함하는 영상신호의 병렬처리방법.
5. 제4항에 있어서, 상기 수평동기신호는 상기 합성한 영상신호들을 아날로그형태로 변환한 후에 삽압하는 것을 목적으로 하는 영상신호의 병렬처리방법.
6. 화면을 다수개의 영역으로 분할하여 각 영역의 영상신호를 병렬로 처리하는 장치에 있어서, 상기 분할영역의 분할경계선부분에 더미데이타(Dummy Data)를 포함하도록 1수평주기의 영상신호를 분할하여 분할한 영상신호들을 각각 저장하는 메모리들; 상기 메모리들로부터 신호를 독출하여 신호처리하는 영상신호처리부; 상기 신호처리된 영상신호들에서 더미데이타를 제외한 신호구간만을 합성하는 신호합성부; 및 상기 각부의 동작을 제어하기 위한 제어신호를 발생하는 제어부를 포함하는 영상신호의 병렬처리장치.
7. 제6항에 있어서, 상기 더미데이타는 상기 분할경계선을 공유하는 인접영역끼리 동일한 것을 특징으로 하는 영상신호의 병렬처리장치.
8. 제6항에 있어서, 상기 1수평주기의 영상신호에서 수평동기신호를 제외한 신호구간만이 분할되는 것을 특징으로 하는 영상신호의 병렬처리장치.
9. 제6항에 있어서, 상기 메모리들은 1수평주기의 영상신호를 저장할 수 있는 용량을 상기 분할영역의 갯수만큼 분할한 형태인 것을 특징으로 하는 영상신호의 병렬처리장치.
10. 제9항에 있어서, 상기 제어부는 상기 메모리들에 인가할 기록인에이블신호들의 양끝이 소정부분 중첩되도록 발생하여 이 부분의 신호가 상기 분할경계선을 공유하는 두개 영역의 영상신호를 각각 저장하는 메모리에 모두 기록되는 것을 특징으로 하는 영상신호의 병렬처리장치.
11. 제6항에 있어서, 상기 신호합성부는 상기 병렬로 신호처리된 신호들을 순차적으로 절환하여 출력하는 멀티플렉서로 구성되는 것을 특징으로 하는 영상신호의 병렬처리장치.
12. 제8항에 있어서, 상기 합성된 신호에 동기신호를 삽입하는 동기신호합성부를 더 포함하는 영상신호의 병렬처리장치.