KR0170390B1 - 클록을 분배하는 시스템 및 방법 - Google Patents

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KR0170390B1
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존 지. 웨브
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Abstract

클록 분배 디바이스(CDD)(100)는 바이트 폭의 데이터 신호(214)로서 백 플레인 보드(보드(A,B,N,NN))를 거쳐 다수개의 비트 직렬 데이터(208)를 병렬로 분배하도록 집신기(200,300)에 사용된다. 각각의 백 플레인 보드(보드(A,B,N,NN))는 CDD(100)를 지닌다. 한 백 플레인 보드(보드(A))는 국부적인 저주파 기준 클록 신호(212)를 발생시키는 마스터 발진기(120)를 지닌다. 상기 기준 클록 신호(212)는 모든 백 플레인 보드(보드(A,B,N,NN))에 분배되는데, 각 보드의 CDD9100)는 고주파 클록 신호(TXCLK) 및 복수개의 국부 위상 분리 클록 신호(LBC1-LBC5)를 발생시키도록 상기 기준 클록 신호(212)를 사용한다. 각각의 보드는 수신기(156a) 및 송신기(156b)를 지니며, 각각의 보드상에 발생된 국부 위상 분리 클록 신호( LBC1-LBC5)를 사용함으로써 상기 백 플레인을 거쳐 보드와 보드간에 전송되는 병렬 데이터 신호(214)를 동기시키고 스큐가 나타나지 않으며 상기 병렬 데이터 신호(214)로서 상기 수신기(156a)로부터 발생된 직렬 데이터(208)를 병렬로 스트로브하고 상기 수신기(156b)의 내부래치(LATCH)내로 상기 병렬 데이터를 래치하며 상기 수신기(156b)상에 있는 저장 레지스터(TXSR)를 이네이블하여 직렬 데이터(214)로 다시 변환하고 상기 CDD(100)가 대형 집신기(300)에서 사용되는 경우 래치(170)내로 상기 병렬 데이터 신호(214)를 스트로브하도록 상기 저주파 클록신호(LBC1-LBC5)가 사용된다.

Description

클록을 분배하는 시스템 및 방법
제1도는 FDDI 기술의 실시예를 보여주는 도면.
제2도는 본 발명에 따른 클록 분배 디바이스 설계에 대한 블록 다이어 그램.
제3도는 소형 집신기(集信機) 설계에 사용되는 클록 분배 디바이스에 대한 블록 다이어 그램.
제4도는 바이트폭의 데이터를 수신하고 수신된 데이터를 직렬로 시프트하여 외부로 내보내는 시프트 레지스터에 대한 블록 다이어 그램.
제5도는 대형 집신기 설계에 사용되는 클록 분배 디바이스에 대한 블록 다이어 그램.
제6a도는 제2도의 클록 분배 디바이스에 대한 국부 바이트 클록 신호 사이의 위상 관계를 도시하는 타이밍 다이어 그램.
제6b도는 제2도의 클록 분배 디바이스에 대한 국부 바이트 클록 신호 사이의 위상 관계를 도시하는 변형 타이밍 다이어 그램.
제7a도 내지 제7c도는 제3도의 소형 집신기 설계에 해당하는 타이밍 다이어 그램.
제8a도 내지 제8d도는 제5도의 대형 집신기 설계에 해당하는 타이밍 다이어 그램.
[발명의 분야]
본 발명은 백 플레인(back plane)분배 시스템에 관한 것으로 특히, 백플레인 데이터 버스를 거쳐 바이트폭의 데이터를 직렬로 전송하도록 개개의 보드(board)상에 고주파 비트 클록을 분배하는 시스템 및 방법에 관한 것이다.
[발명의 배경]
고속 통신 시스템에 있어서, 데이터는 종종 송신 스테이션(station)으로부터 매체(섬유,동축등)를 통해 수신 스테이션에 직렬로 전송되는데, 여기서 수신 스테이션은 직렬 데이터를 바이트폭의 데이터(예로 8비트 또는 10비트 폭)로 변환시킨다. 상기 바이트폭의 데이터는 백 플레인 데이터 버스에서, 호스트(host)컴퓨터나 또는, 상기 바이트폭의 데이터 상태를 판독하고 상기 판독된 데이터를 시프트하여 매체에 직렬로 내보내는 다른 스테이션에 분배될 수 있다. 상기 바이트폭의 데이터는 백 플레인에서 한 바이트의 전송 속도로 분배되므로, 비트의 전송 속도=x비트/초이고 한 바이트=y비트일 경우, 이때 바이트의 전송 속도=x/y비트/초이다.
상기 백 플레인 데이터 버스는 적어도 2개의 백 플레인 회로 보드를 접속하도록 사용되므로 해서 상기 백 플레인 보드에 포인트-투-포인트( point-to-point)방식으로 접속시키는 수단을 제공한다. AT, VME등과 같은 특정 보드는 이들과 관련하는 AT,VME 등에 백 플레인 버스를 플러그(plug)시킨 것이다.
단일 보드 설계에 있어, 고속 비트 클록은 바이트 클록으로 분할될 수 있다. 그러나, 다중 백 플레인 회로 보드를 거쳐 데이터를 분배하기 위하여는, 상기 데이터와 함께 스트로브(strobe)펄스 및 고주파 비트 클록을 전송(상기 백 플레인을 거쳐서)하는 것이 필요하다. 상기 백 플레인은 본래 용량성이 있으므로, 상기 비트 클록의 주파수가 높을수록, 상기 비트클록의 지터(jitter)가 증가함으로 인해 상기 비트 클록을 분배하는 것이 더욱 어려워진다. 부가하여, 상기 백 플레인 데이터 버스는 상기 비트 클록 및 상기 스트로브 펄스 사이의 스큐(skew)의 부정합을 야기시킴으로 인해 전송된 데이터로 부터 바이트를 부가하거나 빠뜨리는 결과를 초래한다. 본 발명은 이러한 문제점을 해결하고자 한 것이며 특정 데이터 전송 네트워크(파이버 분배용 데이터 인터페이스, 이하FDDI라 한다.) 네트워크의 대형 프로토콜(protocol)집신기에 사용하는 클록 분배 시스템 및 클록 분배 방법을 제공한 것이다.
FDDI 프로 토콜은 광 섬유 전송 매체를 사용하는 100메가 비트/초의 토큰 링(token ring) 네트워크에 적용하는 미국 국립 표준국(ANSI)의 데이터 전송 규정이다. 상기 FDDI 프로 토콜은 Digests of Papers IEEE Computer Society Int'1 Conf., Compcon '87,Jan,1987의 FDDI-an overview에 기술되어 있는데, 이는 참고 사항으로 본 명세서에 합체된다. 상기 FDDI프로토콜은 본체 컴퓨터와 아울러 본체, 이와 관련된 대용량 기억 서브-시스템 및 다른 주변 장치 사이의 고성능 상호 접속에 사용하였다.
다중 스테이션 네트워크를 기술하는 ANSI 의 FFDI Physical Layer Madium Dependent, Draft Rev. 9(March 1,1989)는 참고 사항으로 본 명세서에 합체된다. 연속적인 5-비트 데이터 문자나 기호로 구성되는프레임(frame)의 정보가 FDDI링상에 전송된다. 토큰은 스테이션간에 데이터의 전송을 의미하도록 사용된다.
물리 기능(physical function, 이하 PHY 라 한다.)은 인접한 스테이션에 하드웨어 접속을 제공한 것인데, 즉 한 FDDI 스테이션으로부터 타 FDDI 스테이션으로의 연계(link)를 허용하는 광 섬유 하드웨어 구성 부품을 제공하는 것이다. 상기 물리 기능은 직렬 데이터를 동시에 수신하고 전송한다. 상기 물리 기능의 수신기는 스테이션으로 부터 매체를 통해 엔코드된 직렬 데이터 스트림을 수신하고 개시 구분 문자(start delimiter) 기호쌍의 인식에 기초한 기호 경계를 설정하여 해독된 기호를 이와 관련된 매체 호출 제어(media access control, 이하 MAC라 한다.) 기능(제1도)에 전송한다.
제1도를 참조하면, 제1도에는 FDDI데이터 전송 네트워크(10)의 실시예가 도시되어 있다. FDDI에서, 통신 스테이션(12)은 광섬유 매체(14,16)를 거쳐 1차링(14) 및 2차링(16)에 광학적으로 접속되며 상기 2차링(16)은 상기 스테이션(12)을 집신기 스테이션(200)에 접속시킨다. 상기 2차링(16)의 목적은 여유도(redundancy)를 위한 것이다. 스테이션(12)에 있는 각각의 우편함(A-P,T-Z)은 백 플레인 회로 보드 상기 예시된 실시예에 있어서, 11개의 스테이션(12)이 있는데, 각각의 스테이션(12)은 적어도 한 개의 백 플레인 보드(A-P,T-X)를 지닌다. 상기 보드(B 및 W,W 및 Y, Y 및 U, U 및 T, C 및 T, B 및 C, O 및 M, L 및 M, L 및 O, J 및 S, K 및 S, J 및 K, F 및 I, G 및 F, G 및 I, D 및 E)는 백 플레인에서 백 플레인 버스(20)에 의해 모두 접속되어 있다.
상기 1차링상의 수신 백 플레인 회로 보드(예를 들면, 스테이션(B)에 있는 보드(D)가 타 스테이션에 있는 타 보드부터, 예로 스테이션(200)에 있는 보드(C)로부터 1차링(14)상에 발생된 직렬 데이터를 수신함)는 직렬 데이터를 변환하여 타 스테이션에 있는 다른 보드로부터 바이트 폭의 데이터로 수신한다. FDDI에 있어서, 직렬 데이터의 전송 속도는 125메가 비트/초이고 상기 바이트 폭 데이터의 전송 속도는 12.5메가 바이트/초이다. 상기 데이터는 전송 보드(보드(D))가 그 자신의 데이터를 수신할 때까지 한 보드(예로 보드(D))로 부터 인접한 보드(예로 보드(E))로 (그 다음에는 보드(E)로부터 보드(F)로, 보드(F)로부터 보드(G)로, 보드(G)로부터 보드(H)로, 보드(H)로부터 보드(G)로, 보드(G)로부터 보드(I)로 및 보드(I)로부터 보드(J)로 등등) 전달된다. 각각의 스테이션(12)에 있는 각각의 보드(A-P,T-X)는 타 스테이션상에 있는 적어도 한 개의 보드에 광학적으로 접속할 수 있다. 그러므로, 상기 모든 스테이션(12)은 집신기(200)를 거쳐 1차 FDDI 링(14)에 광학적으로 접속될 수 있다. 부가하여, 스테이션(12)이나 또는 보드는 용이하게 바이패스(bypass)될 수 있으며 또한 스테이션(12)은 집신기(200)를 거쳐 FDDI 네트워크(10)내에 용이하게 삽입될 수 있어 값비싼 광학 바이패스용 스위치를 필요로 하지 않는다.
복수개의 보드를 지니는 백 플레인을 거쳐 바이트 폭의 데이터를 분배하도록 종래에 사용되었던 설계는 선입 선출(FIFO)설계이다. 각각의 백 플레인 회로 보드는 자체적인 고주파 비트 클록을 지니며 바이트 클록 이하로 분할된 바이트 폭의 FIFO메모리나 탄성 버퍼를 포함한다. 상기 보드사이의 클록 주파수 스큐는 FIFO메로리를 자체적으로 지니는 각각의 보드에 의해 조정된다.
송신 스테이션은 데이터 및 바이트 클록을 수신 스테이션에 전송하여 상기 수신 스테이션은 자체적인 비트 및 바이트 클록을 지닌다. 상기 수신 스테이션은 상기 송신 스테이션의 바이트 클록을 사용하여 상기 수신 스테이션의 탄성 버퍼내로 전송된 데이터를 스트로브(strobe)하고, 제어 회로를 사용하지만, 상기 데이터는 직렬로 전송하도록 수신 스테이션의 자체적인 바이트 클록에 의하여 검색된다. 상기 FIFO 의 접근 방법으로 인해 바이트 폭의 데이터가 상기 백 플레인을 거쳐 분배될 수 있지만, 상기 FIFO의 접근 방법은 각각의 백 플레인 보드가 비용이 많이 드는 고주파 수정 발진기와 아울러 FIFO메모리 및 제어 논리 회로를 지니는 것이 필요하다. 상기 FIFO접근 방법의 다른 단점은 FIFO메모리가 보드와 보드간의 데이터 전송 시간을 지연시킨다는 점이다.
[발명의 요약]
본 발명은 병렬의 다중 비트 데이터를 링 구성으로 접속될 수 있는 복수개의 수신기에 순차적으로 분배하는 시스템을 제공하는 것이다. 또한, 상기 시스템은 제1수신기에서 상기 다중 비트 데이터를 수신하고 제1저장 수단내에 직렬 데이터를 저장하는 수단을 포함한다. 상기 시스템은 제1주파수를 지니며 적어도 제1 및 제2수신기에 전송되는 마스터 클록 신호를 사용한다. 상기 제1 및 제2수신기는 상기 마스터 클록 신호를 사용하여 제2주파수를 지니는 제2클록 신호를 발생시키는 수단을 지닌다. 또한, 상기 제1 및 제2수신기는 상기 제2주파수를 지니는 클록 신호를 사용하여 복수 개의 위상분리 클록 신호를 발생시키는 수단을 지닌다.
상기 직렬 데이터는 상기 제1수신기상에 발생되는 복수개의 위상 분리 클록 신호중 미리 선택된 제1 클록 신호를 사용하여 상기 제1저장 수단으로부터 상기 제2수신기에 병렬로 전송된다. 상기 전송된 병렬 데이터는 상기 제2수신기상에 있는 제2저장 수단내에 병렬로 저장된다. 상기 제2저장 수단은 상기 제2수신기상에 발생되는 복수개의 위상분리 클록 신호중 미리 선택된 제2클록 신호에 의해 이네이블(enable)된다.
상기 제2저장 수단은 상기 제2수신기상에 발생되는 복수개의 위상 분리 클록 신호중 미리 선택된 제2클록 신호를 사용하여 상기 전송된 병렬 데이터를 래치(satch)하는 수단을 포함한다. 상기 제2수신기상에 발생되는 위상 분리 클록 신호의 미리 선택된 제2클록 신호는 상기 제1수신기상에 발생되는 위상 분리 클록 신호의 미리 선택된 제1클록 신호와 거의 동일한 위상 및 주파수를 지닌다. 복수개의 위상 분리 클록 신호는 상기 마스터 클록 신호의 주파수와 대략 동일한 주파수를 지닌다.
상기 위상 분리 클록 신호의 미리 선택된 제1클록 신호는 상기 위상 분리 클록 신호의 미리 선택된 제2클록 신호로부터 미리 선택된 위상 수에 의해 분리되도록 선택된다.
상기 제2수신기는 이 수신기상에 발생되는 제2클록 신호를 사용하여 직렬로 상기 제2저장 수단에 저장된 병렬 데이터를 판독함으로 인해 상기 저장된 데이터가 상기 제1주파수와 관련된 사이클(cycle) 시간내에서 직렬로 상기 제2저장 수단으로부터 판독되는 수단을 제공한다.
또한, 상기 시스템은 이와 관련된 총체적인 활주(flight) 시간을 지니는데, 여기서 상기 총체적인 활주 시간은 총체적인 클록 활주 시간과 총체적인 데이터 활주시간을 합산한 것이며 상기 총체적인 클록 활주 시간은 연속적인 복수개의 수신기에서 제1수신기로부터 최종 수신기로 상기 마스터 클록 신호를 전송하는데 걸리는 시간이고 상기 총체적인 데이터 활주 시간은 최종 수신기로부터 다시 연속적으로 제1수신기에 병렬의 데이터를 전송하는데 걸리는 시간이다. 그러므로, 상기 시스템에 있는 수신기의 수는 총체적인 활주 시간에 영향을 준다. 상기 시스템에 있는 수신기의 수가 상기 총체적인 활주 시간이 미리 선택된 수를 초과할 만큼 있을 경우, 이때 상기 제2수신기는 상기 제2수신기상에 수신되는 전송된 병렬 데이터 상태로 래치하는 제2수단을 사용한다. 상기 전송된 병렬 데이터는 상기 제2수신기상에 발생되는 복수개의 위상 분리 클록 신호 중 미리 선택된 제2클록 신호를 사용하여 상기 래치하는 제2수단내로 래치되며, 상기 저장 수단에 입력하도록 상기 제2수신기상에 발생되는 복수개의 위상 분리 클록 신호중 미리 선택된 제1클록 신호를 사용하여 상기 래치하는 제2수단으로부터 외부로 래치된다. 상기 복수개의 위상 분리 클록 신호중 미리 선택된 제2클록 신호는 상기 래치하는 제2수단에 충분한 준비(setup) 및 유지(hold)시간 및 상기 래치하는 제1수단에 충분한 준비 및 유지시간을 발생하도록 선택된다.
그러므로, 본 발명의 제1목적은 백 플레인 데이터를 분배하도록 바이트 클록을 동기시키는 단일 집적 디바이스를 제공하는 것이다.
본 발명의 제2목적은 바이트 폭의 데이터를 직렬로 전송하도록 고속 비트클록을 발생시키는 설계품을 제공하는 것이다.
본 발명의 제3목적은 단일 마스터 바이트클록을 사용하여 이로부터 보드가 동기되는 설계품을 제공하는 것이다.
본 발명의 제4목적은 백 플레인상에 분배되는 마스터 바이트클록으로부터 발생된 고주파 비트클록을 개개의 백 플레인 보드에 발생시키는 것이다.
본 발명의 제5목적은 데이터가 본래 분배된 보드에 복귀하는 경우 클록 및 데이터 활주시간지연을 모두 없애주는 수단을 제공하는 것이다.
본 발명의 이들 목적 및 다른 목적은 이하 본 발명의 바람직한 실시예를 설명하는 동안 분명해지거나 명백해질 것이다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
제2도를 참조하면, 제2도에는 클록 분배 디바이스(이하 CDD라 한다.)(100)의 블록 다이어 그램이 도시되어 있다. 상기 CDD(100)는 단일 통신 스테이션내에 사용될 수 있으며 또한, 집신기내에 사용될 수 있다. 집신기(제1도에 도시된 도면번호(200))는 네트워크(제1도에 도시된 네트워크(10))내에 여러개의 통신 스테이션(제1도에 도시된 도면번호(12))을 접속하도록 사용되므로, 다중 비트 데이터가 링구성으로 접속되는 복수개의 수신기에 병렬분배될 수 있다. 링 구성의 실시예는 상기 기술된 FDDI 토큰 링 구성이다.
사용자가 선택가능한 기준 클록 신호(212)는 국부 발진기(120)(제3도)에 의해 발생되며 상기 클록 신호(212)는 마스터 클록신호(MSTROSC (120b))이고 또한, 백 플레인 클록신호(BACKOSC(120a)) 이다. 상기 선택된 클록신호(120a, 120b)는 멀티플렉서(MUX)(110)를 거쳐 선택된다. 바람직한 실시예에서, 상기 기준 클록 신호(212)는 저주파 클록 신호이다. 특히, 상기 클록 신호(212)는 12.5MHz의 마스터 수정 발진기 (120)(제3도)에 의해 발생되는 12.5MHz이다. 그러므로, 상기 MSTROSC신호(120b) 및 BACKOSC(120a) 신호는 동일 주파수를 지닌다. 상기 선택된 클록신호(120a 나 120b)는 상기 CDD(100)가 단일 스테이션에서나 또는 집신기(제1도에 도시된 도면 번호(200)에 사용되고 있는 지를 기초로 하여 선택된다. (상기 CDD(100)가 단일 스테이션으로서 사용되는 경우 상기 MSTROSC(120b)신호가 선택되며, 상기 CDD(100)가 집신기로서 사용되는 경우 상기 BACKOSC(120a)신호가 선택된다.)
상기 선택된 기준 클록 신호(116)는 위상 비교기(104)를 포함하는 위상 동기 루프(PLL)(102)로 입력되고 상기 위상 비교기(104)의 오차 신호(127)는 전압 제어 발진기(VCO)(106)를 제어하는 저역필터(LPF)(106)에 공급된다. 바람직한 실시예에 있어서, 상기 VCO(108)는 125MHz의 클록신호(TXCLK)(124)를 발생시키는 125MHz발진기이다. 상기 VCO(108)는 125MHz클록 신호(TXCLK)(124)를 발생시키는 125MHz의 발진기이다. 또한, 상기 VCO(108)는 125MHz의 어느 다중 발진기일수 있으며 125MHz 클록신호(124)를 발생시키도록 그의 발생 비율에 따라 클록신호를 줄일 수 있다.
상기 선택된 클록 신호(116)는 위상 비교기(104)로 입력되는데, 상기 위상 비교기(104)는 상기 선택된 클록신호(116)의 위상 및 주파수를 피드백 신호(123)의 위상 및 주파수와 비교하며 상기 피드백 신호(123)는 복수개의 선택가능한 저주파 국부 바이트 클록 신호(LBC1-LBC5)중 한 국부 바이트 클록 신호이고 상기 선택된 국부 바이트 클록 신호는 외부 점퍼(도시되지 않음)에 의해 선택된다.
상기 위상 비교기(104)는 상기 피드 백 신호(123) 및 상기 선택된 클록신호(116) 사이의 위상 차를 나타내는 오차 신호(127)를 발생시킨다. 상기 오차 신호(127)는 저역 필터(106)에 의해 필터링(filtering)되고 상기 필터링된 오차신호(125)는 상기 VCO(108)를 증가시키거나 감소시키도록 사용되므로 상기 VCO(108)는 상기 선택된 클록신호(116)와 동상으로 동기한다. 상기 VCO(108)가 상기 선택된 클록 신호(116)와 실질적으로 동상일 경우, 상기 오차 신호(127)는 대략 제로(0)이다.
상기 VCO(108)는 바람직한 실시예에서 125MHz클록 신호인 고주파 클록 신호(TXCLK)(124)를 발생시킨다. 그러므로, 상기 고주파 클록신호(124)는 위상 동기루프(102)로 입력되는 저주파 클록신호(116)로부터 발생된다. 상기 고주파 클록신호(124)는 전송 클록신호(TXCLK)로서 지정되며 ECL 버퍼(112)에 의해 ECL신호로 변환되므로 상기 신호(TXCLK)는 차동 출력을 지닌다.
또한, 상기 전송클록 신호(124)는 존슨 계수기(114)로 입력된다. 상기 존슨 계수기(114)는 상기 고주파 클록 신호(124)를 복수개의 저주파 국부 바이트 클록신호(LBC1-LBC5)로 분할시킨다. 바람직한 실시예에 있어서, 상기 존슨 계수기(114)는 10.5비트 시프트 레지스터에 의한 분할이며, 상기 고주파 클록 신호(124)를 5개의 저주파 국부바이트 클록신호(LBC1-LBC5)로 분할시킨다. 상기 고주파 신호(124)가 125MHz의 주파수를 지니므로, 상기 존슨 계수기(114)는 12.5MHz의 주파수를 각각 지니는 5개의 국부클록(LBC)신호 (LBC1-LBC5)를 출력시킨다. 바람직한 실시예에 있어서, 8또는 16ns의 선택가능한 위상은 또한 상기 존슨 계수기(114)로 입력되므로 상기 발생되는 국부 바이트 클록신호(LBC1-LBC5)는 위상 분리된다.
상기 위상 동기 루프(102)는 피드백 신호(123)를 상기 국부 바이트 클록신호(LBC1-LBC5)중 한 국부 바이트 클록신호에 결부시킴으로써 외부적으로 밀착된다. 바람직한 실시예에 있어서, 상기 LBC1신호는 상기 루프를 밀작하도록 상기 피드백 신호(123)에 결부하는 신호로써 선택된다.
상기 존슨 계수기(114)로부터 발생되는 제1신호(LBC1)가 위상 지연되지 않으므로, 상기 제1신호(LBC1) 및 상기 저주파 기중 클록 신호(212)의 위상은 거의 동일하다. 상기 제1신호(LBC1) 및 상기 저주파 기준 클록신호(212) 사이의 어떠한 위상차도 무시될 수 있다.
로드 이네이블 신호(LOADENB) 및 상기 제1국부 바이트 클록 신호(LBC1)는 동일한 발생원으로부터 발생된다. 상기 LBC1신호가 TTL 신호인 반면에 상기 LOADENB 신호는 차동 ECL 신호이다. ECL버퍼(113)는 상기 LOADENB신호를 차동적으로 100k양립할 수 있는 출력으로 변환시킨다.
또한, 제2도의 클록 분배 디바이스(100)에 대하여 제6a도 및 제6b도를 참조하면, 제6a도에는 낮은 위상이 선택되는 경우(예로, 8ns) 상기 국부바이트 클록신호(LBC1-LBC5) 사이의 위상 관계가 도시되어 있으며 제6b도에는 높은 위상이 선택되는 경우(예로, 16ns) 상기 국부 바이트 클록신호(LBC1-LBC5) 사이의 위상 관계가 도시되어 있다. 특히, 제6a도를 참조하면, 상기 국부 바이트 클록신호(LBC1-LBC5) 사이의 필요한 위상분리가 8ns인 경우, 이때 SEL PHASE는 이네이블되지 않으며 논리 저(low) 레벨상태로 된다. 상기 LBC1-LBC5 클록신호가 8ns만큼 위상분리되므로 상기 LBC5신호 및 상기 LBC1신호는 동상으로부터 32ns떨어져 있다.
특히, 제6b도를 참조하면, SEL PHASE는 상기 국부 바이트 클록신호(LBC1-LBC5)를 16ns만큼 분리시키도록 선택된다. 그러므로, 바람직한 실시예에 있어서, 상기 LBC2 및 LBC4 신호는 상기 존슨 계수기(114)에 의하여 발생되는 신호가 각기 16ns떨어져 있도록 반전된다.
상기 LOADENB 신호는 바이트 폭의 데이터(제3도 및 제5도에 도시된 도면 번호(214)를 상기 백 플레인으로부터 전송 시프트 레지스터(TXSR)내로 로드시키도록 사용되며 직렬 데이터는 전송 클록 신호(TXCLK) (124)(제3도 내지 제5도에 도시된 TXSR)를 사용하여 외부로 시프트된다. 상기 로드 이네이블 신호(LOADENB)는 저주파 기준 클록 신호(212)와 거의 동일한 주파수를 지닌다. 상기 CDD(100)가 상기 FDDI시스템의 집신기 (200)에 사용되는 바람직한 실시예에 있어서, 제2국부 바이트 클록신호(예로, LBC2)는 상기 백 플레인으로부터 출력되는 바이트 폭의 데이터(214)를 상기 전송 시프트 레지스터(TXSR)(제3도 내지 제5도) 내로 로드하기전에 래치하도록 스트로브 신호로서 사용된다. 상기 LOADENB신호는 상기 선택된 국부 바이트 클록신호(LBC2)보다 대략 8내지 24ns만큼 앞선다. 상기 로드 이네이블 신호(LOADENB)로서 그리고 상기 스트로브 신호(LBC2)로서 선택되는 신호는 이들 신호 사이에 1-3개의 위상이 위상 분리되도록 선택된다. 상기 LOADENB 신호는 상기 스트로브 신호보다 앞선다.
제1도 및 제3도를 참조하면, 제1도 및 제3도에는 각각의 백 플레인 보드(보드(A), 보드(N), 보드(B))상에 CDD(100)를 사용하는 소형 집신기(200)가 도시되어 있다, 한 보드는 마스터 백 플레인 보드(보드(A))로서 지정되며 나머지 보드(보드(N,B))는 종속보드로서 지정된다. 집신기로 인해 직렬데이타가 스테이션 (A,B,N,C,D,E,F)으로 부터 수신되어 보드에서 보드로 백 플레인 보드를 거쳐 병렬 분배될 수 있다. 바람직한 실시예에 있어서, 10비트 데이터(214)는 백 플레인을 거쳐 병렬 분배되는데,여기서백플레인은 데이터를 한 백 플레인 보드로부터 한 백 플레인 보드나 집신기(200)의 복수개의 백 플레인 보드로 분배하는 것을 말한다.
앞서 기술된 바와 같이, 소형 집신기(200)에 있어서,상기 백 플레인에 있는 다수개의 보드(보드( A,B,N))는 상기 백 플레인에서 링구성으로 접속되는 모든 보드에 병렬 데이터(214)가 직렬로 분배되는데 걸리는 시간이 최소 한도(예로, 대략 20ns이하)이므로 보상될 필요가 없을 정도이다. 대조적으로, 대형 집신기 (300) (제 5 도)에 있어서, 다수개의 종속 플레인 보드와 보드 사이의 활주 시간이 보상되는 정도이다. 다른 방식으로는, 상기 데이터(214)가 보드에서 보드로 전송되는 경우 활주시간이 보상되지 않는다면 이는 상기 데이터{214}가 상기 마스터 보드{200}로 부터 발생되는 보드로 다시 복귀하는 경우 동기상태로 되지않게 한다.
상기 마스터 보드(보드( A)) 로서 지정된 보드는 저주파 클록 신호(212)(클록 신호 (212)를 모든 종속 보드(보드)(N) 보드 (B))에 제공하는 마스터 발진기(120)를 지닌다. 이러한 방식으로 상기 백 플레인 보드중 단지 한 백 플레인 보드(즉,마스터 보드는)는 마스터 저주파 클록(120)을 지닐 필요가 있다.
각각의 백 플레인 보드(보드(A ), 보드( N), 보드(B))상에 있는 CDD(100)는 상기 마스터 발진기(120)에 의하여 발생되는 저주파 클록 신호(212)를 수신한다.(앞서 기술된 바와같이, 상기 CDD(100)가 집신기(200,300)(제3도,제5도)에 사용되는 경우 상기 BACKOSC 신호(120a)가 선택된다. (상기CDD(100)가 단일 스테이션에 사용되고 있는 경우 (즉, 집신기에 상기CDD (100)가 사용되고 있지않는 경우),이때 상기 MSTRDSC신호(120b)가 선택된다.)
바람직한 실시예에 있어서, 상기 스테이션(스테이션(A,B,N )) 상기 집신기(200)는 두 개의 계수기 순환 링을 거쳐 모두 접속되는데, 상기 두 개의 계수기 순환링은 섬유, 동축등과 같은 매체에 의하여 1차링(p) 및 2차링(a) 으로 분리된다. 상기 1차링(p) 및 2 차링(s)모두는 트렁크(trunk )링 (또는 계수기 순환링)을 형성한다. 상기 마스터 보드 (보드(A))에 연결된 스테이션(스테이션(A,B, N) 은 상기 트렁크 링을 거쳐 접속된다. 상기 트렁크링은 직렬 데이터 포트(T.C)를 거쳐 상기 마스터 백 플레인 보드 (보드(A))에 접속된다. 예시된 실시예에 있어서, 상기 마스터 보드(보드(A))에 연결되는 3개의 사용자 스테이션(스테이션(A,B,N) 이 있으나, 여러개의 사용자 스테이션이라도 접속될 수 있다. 예를들면, 상기 사용자 스테이션 (스테이션(A))은 우선적으로 1차링(p)을 거쳐 직렬데이타(208)(이하직렬 데이터 로 언급함)를 상기 백 플레인 마스터 보드(보드(A))에 전송한다. 또한, 상기 마스터 보드(보드(A))에 연결된 각각의 사용자 스테이션은 여유도 및 고장분리를 위하여 2차링( s)( 매체에 상기 마스터 보드(보드(A ))에 접속됨)을 거쳐 데이터 신호(208s)를 상기 마스터 보드 (보드(A))에 전송한다.
예를 들면, 스테이션( A)은 상기 집신기(200)로 부터의 상향스트림(upstream) 스테이션이다. 하기에 기술되는 바와같이, 예를들면, 스테이션(A)으로부터 발생된 직렬 데이터(208)는 상기 마스터 보드(보드(A))상에서 비직렬화되고(즉, 병렬 데이터로 변환되고),상기 비직렬 데이터(214)는 백 플레인을 거쳐 종속 보드(보드(B),보드(N))에 전송되는데, 상기 종속보드(보드(B), 보드(N))는 상기 종속 스테이션(F,E,D,C)을 논리적으로 상기 1차 트렁크 링(p)에 접속시키는 직렬 포트(U,Y,W,B)를 지닌다. 특히, 예시된 실시예에 있어서, 스테이션(A)으로부터 발생된 비직렬 데이터는 상기 스테이션(A)으로부터 상기 마스터보드(보드(A))로 전송한 다음 종속 보드(보드(B))에 전송하며, 상기 종속 보드(B)로부터 전송된 데이터는 종속 보드(보드(B))로부터 스테이션(F)으로 전송한 다음 스테이션(E)에 전송하고, 그 후 스테이션(F) 및 스테이션(E)으로부터 전송된 데이터는 종속 보드(보드(N))에 병렬 전송하는 순서로 상기 종속 스테이션 전송한다.
상기 최종 백 플레인 보드(보드(N))는 상기 비직렬 데이터(214)를 상기 마스터 보드(보드(A))에 다시 복귀시키는데, 여기서 상기 데이터(214)는 직렬화되어 상기 1차링을 거쳐 하향 스트림(downstream)스테이션에 다시 전송된다. 스테이션(B)으로부터 발생된 직렬 데이터(208)는 스테이션(N)에 전송된 다음 상향 스트림 스테이션에 다시 전송되는데, 상기 데이터는 스테이션 (A)으로부터 발생된 것이다.
상기 종속 스테이션(스테이션(C-F)은 섬유와 같은 매체를 거쳐 상기 종속 보드(보드(N), 보드(B))에 연결되지만, 물리적으로 상기 트렁크 링부분이 아니다. 오히려, 상기 종속 스테이션(스테이션(C-F))은 논리적으로 상기 1차링에 접속된다(즉, 상기 종속 스테이션(스테이션(C-F))은 상기 1차 데이터(208)에 의하여 접속된다).
예시된 바와같이, 두 개의 종속 스테이션(스테이션 C,D 및 E,F)은 상기 종속 보드(보드(N,B)) 각각에 각기 접속된다. 종속 보드에 접속될 수 있는 종속 보드의 수는 2개로 한정된 것이 아나라, 오히려 상기 백 플레인 보드의 물리적 크기가 연결될 수 있는 종속 스테이션의 수를 결정한다. 예를들면, IBM AT 보드는 단지 한 스테이션만 유지할 수 있으나 VME 보드가 4개의 종속 스테이션 이하를 유지할 수 있는데, 그 이유는 상기 VME 보드가 상기 AT 보드보다 물리적으로 크기 때문이다. 앞서 기술된 바와같이, 상기 소형 집신기(200)에 있는 종속 보드(보드(N,B))의 수는 클록 신호(212) 및 데이터 신호(214)가 상기 백 플레인에 분배되는 경우 상기 클록 신호(212)와 상기 데이터 신호(214)와의 총체적인 활주 시간지연에 의하여 한정된다.
각각의 사용자 스테이션(스테이션(A-F,N)은 PIN 다이오드를 지니는 광섬유 수신기(FORX) 및 광섬유 송신기(FOTX)에 의하여 상기 보드(보드(A,B,N))에 연결된다. 사용자 스테이션(스테이션(A)으로부터 발생된 직렬 데이터(208)는 상기 광섬유 수신기(FOEX)에 의하여 수신되며, 상기 수신된 데이터(RXD)는 PLL에 내장되어 있고 125MHz클록신호(RXC)를 발생하는 클록 회복 디바이스(CRD)내에 입력된다. 상기 RXC 클록신호는 상기 수신된 데이타(RXD)와 동상이므로, 상기 RXC신호의 하강 에지는 어떠한 FXD신호의 에지와 동상으로 동기한다. 상기 수신된 직렬 데이터(RXD)는 상기 RDDI 설계에 있어 FDDI 표준 물리층부분일 수 있는 수신용 시프트레지스터(RXSR)내에 입력된다. 상기 물리층은 데이터를 부호화하고, 해독하며,직렬화하고 비직렬화하여 ANSI 표준에 순응시킨다. 바람직한 실시예에 있어서, 상기 물리층은 물리층 제어 칩(플레이어(PLAYER))(156)부분이다.
각각의 보드상에 있는 유사한 구성 부품은 동일한 참조번호/명칭으로 지정되어 있다. 부가하여, 2차 데이터 링(s)에 전용된 여유 구성부품은 동일한 참조번호/명칭으로 지정되어 있으나, 말미에 s를 첨가하였다. 상기 2차링(s)에 적응시키도록 상기 마스터 보드(보드(A)) 및 스테이션(A,B,N)은 2개의 플레이어 칩(156), 2개의 광섬유 수신기(218, 218s) 및 2개의 광섬유 송신기(220,220s)를 지닌다. 상기 2차링으로부터 여유 데이터(200s)에 전용된 구성 부품은 상기 1차링(p)에 전용된 구성부품과 동일한 방식으로 동작하므로, 이에 대하여 더 이상 기술하지 않기로 한다.
상기 플레어 칩(156)은 수신기(156a)(RX) 및 송신기(156b) (TX)를 포함하는 2개의 부분으로 분할된다.
상기 수신기(156a)는 상기 CRD로부터 발생된 직렬 데이터(RXD)를 수신하고 상기 수신된 직렬 데이터(RXD)를 비직렬화하되, 수신 바이트 클록(RBC)(바람직한 실시예에서 12.5MHz신호)을 발생하며 상기 직렬 데이터(RXD)를 바이트 폭 데이터로서 한정되는 병렬 n-비트 폭 데이터(160)로 변환시키는 수신용 시프트 레지스터(RXSR)를 지닌다. 상기 FDDI설계에 있어서, 상기 수신용 시프트 레지스터(RXSR)는 10비트폭이며 상기 10비트폭 데이터(160)는 탄성 버퍼(EB)내에 입력된다. 상기 10비트의 바이트 폭 데이터(214)는 8비트의 데이터,1제어 비트 및 1패리티 비트로 구성된다.
상기 탄성 버퍼(EB)는 수신 바이트 클록 신호(RBC), 및 상기 입력 데이터(208)를 수신하도록 보드(예로, 보드(A))상에 있는 국부 CDD(100)에 의하여 발생되는 바이트 클록신호(LBC1-LBC5)중 한 바이트 클록신호를 포함하는 2개의 클록 신호를 사용한다. 상기 수신 바이트 클록신호)RBC)는 상기 병렬로 입력하는 데이터 신호(160)를 상기 탄성 버퍼(EB)내에 기록하도록 사용되는 반면에, 국부 바이트 클록신호(예로, LBC2)가 상기 탄성 버퍼(EB)로부터 발생되는 바이트 폭 데이터 신호(160)를 판독하도록 사용된다. 상기 탄성 버퍼(EB)내에 일시적으로 저장된 바이트폭 데이터(160)를 클록하여 내보내도록 상기 국부 클록 신호중 한 국부 클록 신호(LBC2)를 사용함으로써, 상기 병렬 데이터(160)는 알고 있는 국부 주파수에 재동기된다.
상기 탄성 버퍼(EB)내에 저장된 바이트폭 데이터 신호(160)는 병렬 접속된 탄성 버퍼(EB)로부터 출력된 데이터 신호(160)를 판독하도록 상기 선택된 국부 주파수 클록 신호(LBC2)를 사용함으로써 상기 선택된 국부 주파수 클록 신호(LBC2)에 동기된다. 그러므로, 상기 탄성 버퍼(EB)는 어떠한 상향 스트림 스테이션으로부터 수신된 바이트 폭의 데이터 신호(160)를 동기시키므로 스큐가 발생하지 않는데, 그 이유는 상기 집신기(200)의 각 보드(보드(A,N,B))상에 있는 탄성 버퍼(EB)가 거의 동일한 위상 및 주파수를 지니는 국부 바이트 클록신호를 발생시키도록 CDD(100)의 동일한 마스터 클록신호(212)를 사용하기 때문이다. 바람직한 실시예에 있어서, 상기 국부 주파수 클록 신호는 12.5MHz신호이다.
상기 탄성 버퍼(EB)로부터 판독된 데이터 신호는 전송 데이터 신호(214)로서 언급되는데, 그 이유는 상기 데이터 신호가 상기 백 플레인 데이터 버스를 거쳐 백 플레인 보드에서 집신기(200)의 다음 백 플레인 보드(예로, 보드(B))로 전송되기 때문이다. 예를들면, 상기 동기된 전송 데이터 신호(214)가 상기 마스터 보드(보드(A))로부터 다음 보드(보드(B))로 전송되기 때문에, 상기 데이터 신호(214)는 상기 송신기(156b)에 의하여 상기 종속 보드(보드(B))상에 수신된다. 그러므로, 보드(A)에 연결된 스테이션(A)으로부터 수신된 직렬 데이터(208)는 상기 백 플레인에서 바이트 폭의 데이터 (214)로서 송신된다. 10비트의 데이터(214)가 동시에 병렬로 전송되기 때문에, 단지 12.5MHz의 대역폭은 전송하는데 필요하다. 그러므로, 단지 12.5MHz의 주파수를 지닌 클록신호는 상기 백 플레인 보드(보드(A,N,B))사이에 병렬 데이터(214)를 전송하는데 필요하다.
각각의 백 플레인 보드상에 있는 각각의 CDD(100)의 위상 동기 루프(102)(제2도)는 상기 마스터 보드(보드(A))로 부터 발생된 저주파 마스터 클록신호(212)(BACKOSC)를 수신하며 상기 저주파 마스터 클록신호(212)를 사용하여 고주파 클록신호(TXCLK)를 발생시킨다. 상기 전송 클록 신호(TXCLK)는 다시 수신되는 병렬 데이터 신호(214)를 직렬 포맷으로 변환하므로 상기 데이터 신호(214)가 상기 섬유 매체를 거쳐 다음 종속 스테이션(예로, 스테이션(C,D,E,F))에 전송될 수 있도록 국부적으로 사용된다(즉, 상기 전송 클록 신호(TXCLK)가 발생되는 보드(보드(A,N,B)).
또한, 제4도 및 제6도를 참조하면, 10비트의 병렬 전송 데이터 신호(214)는 송신기(156b)부분인 내부 래치(LATCH)에 의하여 수신되고 상기 10비트의 병렬 데이터(214)는 상기 탄성 버퍼(EB)로부터 발생된 바이트 폭의 데이터 신호(160)를 판독하도록 상기 상향 스트림 보드상에 사용되는 국부 바이트 클록 신호와 거의 동일한 위상을 지니는 국부 바이트 클록 신호에 의하여 상기 래치(LATCH)내에 클록된다. 그러므로, 상기 병렬 데이터(214)를 수신하도록 상기 하향 스트림 보드(보드(B))상에 발생되는 LBC2인 클록신호는 상기 데이터 신호(214)를 병렬로 상기 래치(LATCH)내에 클록시키도록 사용된다. 상기 병렬 데이터신호(214)는 로드 이네이블 신호(LOADENB)의 상승 에지상에서 상기 전송용 시프트 레지스터(TXSR)내로 동시에 로드된다. 상기 LOADENB 신호는 상기 전송 데이터 신호(214)를 수신하도록 보드(예로, 보드(B))상에 발생되고 상기 전송 데이터 신호(214)가 상기 전송용 시프트 레지스터(TXSR)내로 로드되는 경우에 제어하도록 사용된다. 앞서 기술된 바와같이, 상기 수신기상의 탄성 버퍼( EB)로부터 발생된 데이터를 내부로 스트로브(strobe)하고 상기 수신기의 내부 래치(LATCH)상에 일시적으로 저장된 데이터를 상기 시프트 레지스터(TXSR)에 로드시키도록 선택된 국부 바이트 클록신호의 위상은 거의 동일한 위상 및 주파수를 지닌다. 그러나, 상기 국부 바이트 클록 신호 및 상기 LOADENB 신호사이에는 1-3사이클의 위상차가 있다.
앞서 기술된 바와같이, 상기 LOADENB 신호는 상기 전송 데이터 신호(214)를 수신하도록 보드(예로, 보드(B))상의 국부 CDD(100)에 의하여 발생되는 12.5MHz의 클록 신호이다. 또한, 상기 국부 CDD(100)는 국부적으로 사용하도록 고주파 전송 클록 신호(TXCLK)를 발생시킨다. 바람직한 실시예에 있어서, 상기 전송 클록 신호(TXCLK)는 125MHz신호이다. 상기 전송 클록 신호(TXCLK)는 상기 LOADENB 신호와 함께 전송시프트 레지스터(TXSR)내에 입력된다. 상기 LOADENB신호가 12.5MHz신호이므로, 상기 LOADENB신호는 상기 125MHz의 전송 클록 신호(TXCLK)보다 10배의 속도가 느리다. 따라서, 상기 전송 클록 신호( TXCLK)는 상기 시간 주기(1클록 사이클)동안 10배의 펄스를 가하는데, 여기서 상기 국부 이네이블 신호(LOADENB)는 한 번의 펄스를 가한다. 상기 국부적으로 발생된 고주파 클록 신호(TXCLK)는 125Mbps의 전송속도로 상기 전송 시프트 레지스터(TXSR)에 저장된 전송 데이터 신호(214)를 병렬로 판독하는데 사용된다. 모든 10비트의 데이터(214)는 12.5MHz의 LOADENB 펄스의 다음 상승 에지가 상승 시프트 레지스터(TXSR)에 의해 수신되기전에 상기 전송 시프트 레지스터(TXSR)로부터 판독된다. 상기 시프트 레지스터(TXSR)로부터 클록된 직렬 데이터는 TXSR의 하강에지에 의한 TXD신호로써 나타난다.
한 저주파 클록 사이클에서 상기 전송용 시프트 레지스터(TXSR)에 저장된 병렬 데이터 신호(214)를 클록하여 외부로 내보내도록 고주파 클록 신호(TXCLK)를 사용함으로써, 상기 병렬 데이터 신호(214)는 직렬로 판독되므로 상기 백 플레인 데이터 버스를 거쳐 다시 전송된 병렬 데이터 신호(214)를 직렬 데이터 포맷으로 변환된다. 상기 직렬 신호(TXD)는 보드(B)에 연결된 종속 스테이션(스테이션(F))으로 전송하도록 전기 신호를 광학 펄스로 변환시키는 LED를 지니는 광섬유 송신기(FOTX)에 의해 수신된다.
상기 RXC 클록 신호 및 상기 전송 클록(TXCLK)신호가 모두 125MHz의 고주파 클록신호인 반면에, 상기 두 신호는 ±50PPM 만큼 상이할 수 있는데, 그 이유는 각각의 보드상에 있는 각 CRD는 원격 스테이션으로부터 전송된 직렬 데이터 신호(208)에서 자체적인 RXC신호를 발생시키기 때문이다. 그러나, 각각의 보드(보드(A,N,B))상에 있는 각각의 CDD(100)가 상기 마스터 보드(보드(A))상에 있는 마스터 발진기(120)로부터 동일한 저주파 클록 신호(212)를 수신하고, 상기 집신기에 있는 각각의 보드(보드(A,N,B))가 고주파 전송 클록신호(TXCLK)를 발생하도록 상기 저주파 클록 신호(212)를 사용하므로 각각의 보드상에 있는 TXCLK신호는 대략적으로 동일한 주파수를 지닌다.
제7a도 내지 제7c도 및 제2도를 참조하면 제3도의 소형 집신기(200)에 해당하고 상기 백 플레인에 병렬 데이터를 분배하는 타이밍 다이어 그램이 도시되어 있다. 앞서 기술된 바와같이, 각각의 백 플레인 보드(보드(A,N,B))상에 있는 CDD(100)는 상기 마스터 보드(보드(A))상에 있는 마스터 발진기 (120)에 의하여 발생되는 저주파 클록 신호(212)로 기준된다.
특히, 제2도 및 제7a도를 참조하면, 마스터 보드(보드(A))출력에 대한 전송용 타이밍 다이어 그램이 도시되어 있다. LBC1신호는 위상 동기 루프(102)를 밀착하도록 피드 백-인 (Feedback-In)신호에 결부하는 신호로써 선택되므로 상기 LBC1 신호는 상기 클록 신호(212)와 거의 동일한 위상 및 주파수를 지닌다. 앞서 기술된 바와 같이, 바람직한 실시예에서 LBC2 클록 신호는 상기 탄성 버퍼(EB)로부터 발생된 병렬 데이터(160)를 스트로브하도록 선택된 국부 바이트 클록신호이다. td는 병렬 데이터가 LBC2 클록 신호의 선단 에지에 의하여 상기 탄성 버퍼(EB)로부터 스트로브하는 경우 예비 클록 사이클(DATA OUT)(214)로부터 유효하게 되는데 걸리는 시간이다. 바람직한 실시예에 있어서, td=35ns이다. t지속(sustain)은 병렬 데이터 신호(214)가 예비 클록 사이클로부터 상기 LBC2 신호의 선단에지 다음으로 변화하는데 걸리는 최초시간이다. 예시된 바와 같이, t지속=10ns이다.
제7b도를 참조하면, 데이터 인(DATA IN)에서 데이터를 수신하여 DATA OUT 으로부터 데이터를 전송하는 소형 집신기(200)의 최종 보드(보드(N))에 대한 타이밍 다이어 그램이 도시되어 있다. LBC1 은 BACKOSC클록 신호(212)를 사용하여 보드(N)상의 CDD에 의해 발생되는 국부 바이트 클록 신호이다. t활주(CLK)는 상기 클록 신호(212)가 마스터 보드(보드(A))로부터 최종 보드(보드(N))로 활주하는데 소요되는 최대시간이다. 바람직한 실시예에 있어서, t활주(CLK)=20ns인데, 이는 상기 클록 신호(212)가 상기 마스터 보드(보드(A))로부터 상기 집신기(200)의 최종보드(보드(N))로 활주하는데 20ns 시간이 걸린다는 것을 의미한다. 그러므로, 상기 클록신호(212)를 사용하여 최종보드(보드(N))상에 발생되는 LBC1 신호는 20ns 만큼 상기 마스터 보드(보드(A))(제7a도)상에 발생되는 LBC1 신호보다 뒤진다. 보드(N)상에 발생되는 LBC2 신호는 8ns만큼 LBC1신호보다 뒤진다.
t스큐는 상기 클록 신호(212)가 병렬 데이터 신호(DATA IN)(214)를 전송하는 보드(보드(B))로부터 수신 보드(보드(N))로 활주하는데 걸리는 시간 및 상기 병렬 데이터(214)(DATA IN)가 전송 보드(보드(B))로부터 상기 수신 보드(보드(N))로 활주하는데 걸리는 시간사이의 시간차이다.
t준비는 상기 수신 데이터(DATA IN)(214)가 표본되기전에 유효하게 되는 시간 주기이다. 상기 데이터는 상기 LBC2 클록 신호의 선단 에지가 발생하는 경우 유효하게 되도록 한정되며 송신기(156b)상의 래치내에서 판독된다. 소요되는 최소준비 시간이 5ns이다. 상기 준비 시간동안, 상기 로드 이네이블 신호(LOADENB)는 전송용 시프트 레지스터(TXSR)를 이네이블하여 상기 래치에 저장되어 있는 예비 클록 사이클로부터 발생된 데이터가 상기 전송용 시프트 레지스터(TXSR)내에서 병렬로 판독된다.
t유지는 상기 병렬 데이터(214)(DATA IN)가 유효한 상태로 되고 상기 LBC2 클록 신호의 선단 에지를 표본화한 다음에도 변화되지 않는 시간이다. 상기 필요한 최소 유지 시간은 0ns이다.
상기 종속 보드(보드(B))로부터의 클록 신호(212)의 활주 시간이 종속 보드(N)로부터의 데이터 신호(DATA IN)(214)의 활주 시간이하인 경우, t스큐는 t유지를 증가시키고 t준비를 감소시킨다. 반대로, 상기 데이터 신호(214)(DATA IN)가 수신된 다음에 상기 클록 신호(212)가 도달하는 경우, t유지는 감소하고 t준비는 증가한다. t유지시간보다 많은 t준비시간을 지니는 것이 더 바람직스러운데, 그 이유는 많은 시간이 클록 신호의 활주 시간보다 긴 데이터 활주시간을 허용하도록 사용가능하기 때문이다.
최대 t스큐=t지속=t유지의 관계가 성립한다. 상기 종속 보드(보드(N,B))에 대하여, t유지및 t준비는 다음과 같이 결정된다.
t유지=t지속-t스큐(1)
t준비=T-td-t스큐(2)
여기서, T=스트로브 신호(바람직한 실시예에서 LBC2)로서 선택된 국부 바이트 클록 신호의 상승에지사이의 사간 주기이다.
바람직한 실시예에서, t지속=10ns에 대하여,
T=80ns
td=35ns
t최소유지=0ns
t최소준비=5ns 일 경우, 방정식(1)에 있어, t스큐=10ns이며 방정식(2)에 있어, t스큐=40ns 이다. 그러므로, 양쪽 상태를 만족시키기 위하여는 최대 t스큐가 대략 10ns이다(즉, 상기 데이터 신호(214)는 td=35ns이며 t최소준비=5ns이므로 대략 10ns이상만큼 상기 클록 신호(212)보다 앞설 수 없다). 따라서, 상기 스큐시간은 상기 소형 집신기(200)에 있는 백 플레인 보드의 최대수를 결정함에 있어서1차 인자이다.
제7c도는 제7a도 및 제7b도와 유사하나, 제7c도는 마스터 보드(보드(A))에 의하여 최종적인 종속 보드(보드(N))로부터 수신된 데이터 신호(DATA IN)에 대한 타이밍 다이어그램이다. t활주(데이터)는 상기 데이터 신호(214)(DATA OUT)가 상기 집신기(200)의 최종 보드(보드(N))로부터 상기 데이터를 발생시키며 바람직한 실시예에서 마스터 보드(보드(A))인 보드로 다시 활주하는데 걸리는 시간이다.
t유지=T-t준비(3)
상기 준비 시간(t준비)은 예비 클록 사이클로부터의 입력 데이터가 유효한 상태로 되며 다음 LBC2 클록 신호의 선단에지 바로전에는 변화되지 않는 시간이다. 특히,
t준비=T-td-t활주(CLK)-t활주 (데이터)(4)
가 된다. t최소유지=0ns이고 t최소준비=5ns이며 T=80ns이고 td=35ns일 때, t활주(CLK)-t활주(데이터)=t활주라고 가정하여 방정식(4)을 풀면,
5=80-35-2t활주
t활주 20 ns가 된다.
따라서, 상기 데이터가 백 플레인을 거쳐 활주하는데 소요되는 최대 활주 시간은 대략 20ns이다. 그러므로, 집신기의 크기(즉, 백 플레인 보드수)는 최대 보드수로 한정되고 상기 최대 보드수를 거쳐 상기 클록 신호(212) 및 사이 데이터 신호(214)가 대략20ns 이하에서 활주할 수 있다.
제5도 및 제8a도 내지 제8d도를 참조하면, CDD(100)가 대형 집신기(300)내에 사용될 수 있는데, 여기서, 시스템(300)에 있는 다수개의 백 플레인 보드(보드(A)-보드(NN))로 인해, 보드사이의 데이터 활주시간(이나, 또는 스큐)이 대략 20ns 이상이다 (상기 소형 집신기(200)에 있어서, 상기 백 플레인에 있는 보드의 수는 상기 보드사이에 있는 총체적인 활주시간이 20ns 이하이다). 상기 대형 집신기(300)의 백 플레인 보드상에 있는 유사한 요소는 제3도의 소형 집신기(200)에서와 동일한 명칭/번호를 참조하기로 한다.
상기 대형 집신기(3300)에서 데이터 활주 지연 문제를 완화시키기 위하여, 상기 대형 집신기(300)의 각 보드(보드(A))-보드(NN))는 바이트 폭의 데이터 신호(214)로 래치하는 에지 트리거용 래치 요소(170)를 지닌다. 상기 대형 집신기(300)에서,상향 스트림 보드로부터 전송된 데이터 신호(214)는 하향 스트림 백 플레인 보드상에 있는 래치(170)에 입력된다. 바람직한 실시예에 있어서, 상기 래치요소(170)는 음(-)에지 트리거용 래치이다.상기 기술된 예에 있어서, 상기 마스터 보드(보드(A))는 병렬 데이터 신호(214)를 보드(B)에 전송시킨다.(그러므로,상기 상향 스트림 보드는 보드(A)이며 상기 하향 스트림 보드는 보드(B)이다.)
상기 래치(170)에 일시적으로 저장된 데이터 신호(214)는 상기 래치 요소(170)로 부터의 수신된 병렬 데이터 신호(214)를 외부로 스트로브하도록 국부적으로 발생된 위상 분리 국부 바이트 클록 신호중 한 클록 신호를 스트로브 신호(172)로서 사용하여 외부로 스트로브된다. 상기 선택된 특수한 국부 바이트 클록 신호는 상기 병렬 데이터 신호(214)를 상향 스트림 백 플레인 보드로 부터 상기 특수한 하향 스트림 보드로 전송시킴에 따라 관련되는 시간 지연에 의존한다. 상기 래치(170)내로 데이터 신호(214)를 스트로브하도록 선택되는 스트로브 신호(172)는 상기 데이터 패턴 중심부에 가장 밀착하지만 상기 래치(170)에 충분한 준비 및 유지 시간을 제공하며 상기 내부 송신기 래치(LATCH)에 충분한 준비 및 유지 시간을 제공하는 국부 바이트 클록신호(LBC2-LBC5)(수신 보드상에 발생됨)중 한 클록 신호이다. 예시된 실시예에 있어서, 상기 LBC3국부 주파수를 지닌 클록 신호는 상기 래치 스트로브 신호(172)로서 선택된다.
상기 스트로브 신호(172)는 충분한 양만큼 상기 LBC1 신호 보다 뒤지게 한 다음에 데이터 스큐 시간(t스큐(데이타))을 분명히 하여, 전체 데이터 신호(214)가 상기 래치(170)내로 래치되는 것을 보장함으로써 보드간의 스큐시간으로 인해 상기 데이터 신호(214)대신에 비-데이타가 상기 전송용 시프트 레지스터(TXSR)내로 클록되는 기회를 제거하도록 선택된다. 예를들면, 상기 상향 스트림 보드로부터 다음 백 플레인 보드로의 클록 및 데이터 스큐가 7ns인 경우, 이때 상기 LBC3신호는 스트로브 신호(172)로서 선택되는데, 그 이유는 상기 LBC3신호가 상기 LBC 신호보다 8 ns만큼 위상 지연되기 때문이다. 바람직한 실시예에 있어서, 상기 LBC신호보다 8ns만큼 뒤져있는 LBC3 신호는 국부적으로 발생된 스트로브 신호(172)이다.
상기 수신용 하향 스트림 보드(보드(B))상에 있는 래치요소(170)는 충분한 준비 및 유지시간을 허용하여 상기 스트로브 신호(172)(LBC3)의 음(-)에지상에 있는 데이터 신호로 래치함으로써 상기 소형 집신기(200)로 기술된 바와같이 상기 활주 시간(t활주(데이터)) 및 스큐 시간(t스큐)의 필요성을 제거한다.
대형 집신기(300)에 있어서, 상기 집신기 크기(즉, 상기 시스템에 있는 백 플레인 보드수)에 따른 1차적인 제한은 상기 신호(212)의 구동능력이다. 바람직한 실시예에 있어서, TTL클록 구동기는 8개의 로드(8개의 보드)를 구동할 수 있다. 8개의 보드 이상을 확장하기위하여는, 상기 클록 신호(212)가 또 다른 8개의 보드를 구동하도록 8개의 보드상에 있는 또다른 TTL 버퍼를 거쳐 8개(또는 최종) 보드상에 반복되어야 한다.
제8a도는 제7a도와 유사하며 데이터 신호(214)(DATA OUT)를 상기 마스터 보드(보드(A))로부터 하향 스트림 종속 보드(보드(B))로 전송시키는 타이밍 다이어 그램이다. 상기 소형 집신기(200)에 있어서와 같이, 상기 LBC1 신호가 상기 PLL(102)을 밀착하도록 상기 피드 백-인 신호에 연계하는 신호로서 선택되므로 상기 LBC1클록 신호는 상기 PLL(102)이 동기하도록 시도하는 기준 신호이다. 상기 LBC2신호는 상기 LBC1 신호보다 8ns만큼 뒤진다. 상기 LBC2신호는 상기 탄성 버퍼(EB)로부터 발생된 병렬 바이트 폭의 데이터(160)( DATA OUT)를 스트로브하여 외부로 내보내도록 사용되는 신호로서 선택된다. t지속은 상기 외부 클록 신호가 수신에 의해 수신되는 경우 및 상기 수신기가 저장된 새로운 데이터(DATA OUT)를 출력하는 경우로 부터 이전의 데이터 유지 시간 (즉, 시간양)이다. 바람직한 실시예에 있어서, t지속은 10ns이다 td는 상기 병렬 데이터 신호(214)가 유효하게 되는데 걸리는 시간(즉, 현재의 데이터신호(RXD)가 상기 EB로부터 스트로브되는데 걸리는 시간양)이다. 바람직한 실시예에 있어서, 제8b도를 참조하면, 제8b 도에는 백 플레인의 종속 보드(보드(B))-보드(NN))에 있는 상향 스트림 보드로부터 병렬 데이터 신호(214)(DATA IN)를 수신하고 상기 백 플레인의 종속 보드로부터 다른 보드로 데이터 신호(214)(DATA OUT)를 전송하는 타이밍 다이어 그램이 도시되어 있다. 외부래치의 스트로브 신호(LBC3)(172)가 논리 저(low)레벨 상태에 있는 경우, 전송된 데이터 신호(214)(LATCH IN)는 래치 요소(170)내로 래치된다. 상기 LBC2 클록 신호의 상승 에지에 따라, 상기 래치요소(170)에 저장된 데이터 신호(214)(LATCH OUT)는 송신기(156b)의 내부 래치로 스트로브된 다음 전송용 스프트 레지스터(TXSR)가 로드 이네이블 신호(LOADENB)에 의하여 이네이블되는 경우 상기 TXSR 내로 로드된다.
상기 외부 래치 요소(170)의 준비시간(t 준비(L))은
t준비(L)=56ns+ t스큐-td (5)
이며 여기서, 상기 LBC1의 산단에지에서 상기 외부래치의 스트로브 신호(LBC3)의 하강에지까지가 56ns 이다.
상기 래치의 유지 시간(t(L))은
t유지(L)=24ns + t지속-t스큐(6)
이며, 여기서 상기 외부 래치 스트로브 신호(LBC3)의 하강 에지에서 LBC1의 선단 에지까지가 24ns 이다.
바람직한 실시예에 있어서, 필요한 외부 래치의 준비 시간은 대략 5ns이며 td=35ns이다. 그러므로, 방정식(5)을 풀면,
t준비(L)=56ns-t스큐-35=5ns이다.
따라서, t스큐≤16ns 이다.
바람직한 실시예에 있어서, 필요한 래치 유지 시간은 0ns이며 t지속이 10ns이다. 그러므로, 방정식(6)을 풀면,
t유지(L)=24ns+10ns-t스큐=0ns이다.
따라서, t스큐≤34ns 이다.
따라서, 바람직한 실시예에서는 대략 ≤16ns 인 t스큐가 바람직한 실시예의 대형 집신기(300)에 있는 종속 보드용으로 특별히 설계된다. 병렬 데이터 신호(214) 및 클록 신호(212)가 각각의 백 플레인 보드간의 거의 동일한 거리를 활주하므로, 상기 병렬 데이터 신호(214) 및 클록 신호(212)사이의 스큐(t스큐)는 대략 16ns 이하이다.
제8c도를 참조하면, 최종적인 종속 보드(보드(NN))로부터의 출력에 대한 타이밍 다이어 그램이 도시되어 있다.
입력 타이밍은 제8b도에서와 동일하다. 그러나, 상기 클록신호(212)의 총체적인 활주 시간은 보스(A)상에 발생된 LBC1 신호의 위상 및 보드(NN)상에 발생된 LBC1신호의 위상간의 차이이다.
제8d도를 참조하면, 최종적인 종속 보드(보드(NN))로부터 마스터 보드(보드(A))로 데이터를 다시 전송하는 타이밍 다이어 그램이 도시되어 있는데, 데이터 신호 및 클록 신호의 총체적인 왕복 활주 지연은
t총체적인 지연=t활주(CLK)+ t활주(DATA)이다.
상기 총체적인 활주 지연시간(t총체적인 지연)은 상기 래치요소(170)의 적합한 스트로브 신호를 선택함으로써 완화되어야 하는데 반하여 상기 스트로브 준비 및 유지시간의 필요성에 여전히 직면한다.
상기 총체적인 활주 지연시간(t총체적인 지연)을 삭제하기 위하여, 송신기(156b)로의 데이터 신호(214)(LATCH IN)에서 스트로브하는데 사용되는 외부 래치 스트로브 신호(214)(LATCH IN)는 선택가능한 신호이다. 상기 스트로브 신호(172)가 선택가능하므로 상기 최대 래치 준비 시간 및 최대 래치 유지시간이 실현될 수 있다. 바람직한 실시예에 있어서, 상기 LBC2 클록 신호의 하강에지는 상기 최종적인 하향 스트림 보드(보드(NN))로부터 발생된 데이터 신호를, 데이터를 발생시키는 보드(보드(A))상에 있는 래치(170)내에 래치하도록 사용된다. 상기LBC2 신호의 선단 에지는 외부 래치(170)로부터 발생된 데이터 신호(214)(LATCH OUT)를 다시 상기(156b)상에 있는 내부 래치(LATCH)내로 래치시킨다. 상기 내부 래치(LATCH)준비 시간은 40ns-t1인데, 여기서 t1은 상기 외부 래치 요소(170)의 지연시간이며 t유지는 40ns 이다. t1이 대략 10ns이므로, 상기 내부래치(LATCH)용의 t준비는 30ns이고 t 유지는 50ns이다.
이러한 방식에 있어, 단지 한 개의 수정 바이트클록(120)만이 집신기 응용(200,300)에 필요한데, 그 이유는 모든 백 플레인 보드(보드(A-NN))가 한 마스터 클록(120)에 동기된다. 상기 모든 보드(보드(A-NN))가 한 마스터 클록(120) 동기된 주파수 및 위상이 있으므로, 바이트폭의 데이터(214)는 동기된 상태로 상기 백 플레인 데이터 버스를 거쳐 병렬 분배될 수 있다. 이때, 상기 데이터는 집신기 네트워크의 스테이션(A-F)에 직렬로 전송하도록 변환된다.
따라서, 본 발명을 기술하였지만, 본 발명의 사상 및 범위를 이탈하지 않고서도 본 발명에 숙련된자가 본 발명을 예시하도록 선택된 바람직한 실시예로 여러 수정 또는 부가적인 실시예를 이룬다고 인식된다. 따라서 본 발명은 본 발명의 범주내에서 청구된 사항 및 모든 등가예를 포함한다는 것이 이해될 것이다.

Claims (68)

  1. 다수개의 비트 데이터를 복수개의 수신기에 병렬로 연속 분배하는 시스템에 있어서, 제1주파수를 지니는 마스터 클록 신호, 상기 마스터 클록신호를 적어도 제1 및 제2수신기에 전송하는 수단, 상기 제1 및 제2수신기에 전송된 마스터 클록 신호를 사용하여 제2주파수를 지니는 제2클록 신호를 상기 제1 및 제2수신기상에 발생시키는 수단. 상기 제2주파수 클록 신호를 사용하여 위상분리 클록 신호와 관련된 주파수를 각기 지니는 복수개의 위상 분리 클록 신호를 발생시키도록 상기 제1 및 제2수신기에 연결된 수단, 상기 다수개의 비트 데이터를 상기 제1수신기에서 직렬로 연속 수신하며 상기 직렬 데이터를 제1 저장 수단에 저장하는 수단, 상기 제1저장 수단에 저장된 수신된 직렬 데이터를 상기 제2수신기에 병렬로 전송하는 수단, 상기 전송된 병렬 데이터를 제2저장 수단에 저장하는 수단, 상기 제2수신기상에 발생된 제2클록 신호를 사용하여 상기 제2저장 수단에 저장된 데이터를 직렬로 판독하는 수단을 포함하는 시스템.
  2. 제1항에 있어서, 상기 제1저장 수단에 저장된 수신된 직렬 데이터를 전송하는 수단은 상기 제1저장 수단으로부터의 수신된 직렬 데이터를 병렬로 판독하도록 상기 제1수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제1의 위상 분리 클록 신호를 사용하는 시스템.
  3. 제2항에 있어서, 상기 제2저장 수단에 상기 전송된 병렬 데이터를 저장하는 수단은 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호를 사용하여 상기 전송된 병렬 데이터를 내부로 래치하는 제1수단을 포함하는 시스템.
  4. 제3항에 있어서, 상기 제2수신기상에 발생된 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호는 상기 제1수신기상에 발생된 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호와 거의 동일한 위상 및 주파수를 지니는 시스템.
  5. 제1항에 있어서, 상기 위상 분리 신호의 주파수는 상기 마스터 클록 신호의 주파수와 거의 동일한 주파수인 시스템.
  6. 제1항에 있어서, 상기 마스터 클록 신호는 저주파 신호인 시스템.
  7. 제1항에 있어서, 상기 제1주파수는 대략 12.5MHz인 시스템.
  8. 제1항에 있어서, 상기 제2클록 신호는 고주파 클록 신호인 시스템.
  9. 제1항에 있어서, 상기 제2주파수는 대략 125MHz인 시스템.
  10. 제1항에 있어서, 복수개의 위상 분리 클록 신호를 발생시키는 수단은 계수기인 시스템.
  11. 제10항에 있어서, 상기 계수기는 존슨 계수기인 시스템.
  12. 제5항에 있어서, 상기 제1주파수는 이 제1주파수와 관련된 사이클 시간을 지니며 상기 제2클록 신호의 주파수는 상기 데이터를 판독하는 수단이 상기 제1주파수의 사이클 시간내에서 상기 제2저장수단에 저장된 데이터를 직렬로 판독하는 정도인 시스템.
  13. 제1항의 있어서, 상기 수신기는 백 플레인 보드인 시스템.
  14. 제1항에 있어서, 상기 제2클록 신호를 발생시키는 수단은 상기 마스터 클록 신호의 위상을 위상 동기 루프에 의해 발생된 비교 신호에 비교하는 수단을 지니는 위상동기 루프를 포함하며, 상기 위상 동기 루프에 의하여 발생된 비교 신호 및 상기 마스터 클록 신호사이의 위상차를 나타내는 오차 신호를 발생시키고, 상기 오차 신호에 응답하여 상기 제2클록 신호를 발생시키는 전압 제어 발진기를 포함하는 시스템.
  15. 제14항에 있어서, 상기 비교 신호는 상기 마스터 클록신호와 거의 동일한 위상 및 주파수를 지니는 시스템.
  16. 제1항에 있어서, 상기 복수개의 수신기는 링 구성으로 접속되며 병렬 데이터 및 상기 마스터 클록 신호를 전송하는 것과 관련된 총체적인 활주 시간을 지니고, 상기 총체적인 활주 시간은 총체적인 클록 활주시간와 총체적인 데이터 활주시간의 합산이며 상기 총체적인 클록 활주시간은 연속적인 복수개의 수신기에서 제1수신기로부터 최종 수신기로 상기 마스터 클록 신호를 전송하는데 걸리는 시간이고 상기 총체적인 데이터 활주 시간은 상기 최종 수신기로부터 연속적으로 상기 제1수신기에 병렬 데이터를 다시 전송하는데 걸리는 시간이며, 상기 시스템에 내재하고 상기 마스터 클록 신호와 상기 전송된 병렬 데이터를 수신하는 수신기의 수는 상기 총체적인 활주 시간이 미리 선택된 값을 초과하는 정도인 시스템이고, 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 위상 분리 클록 신호를 사용하여 상기 제2수신기상에 수신된 전송된 병렬 데이터를 내부로 래치하며 상기 저장수단에 입력하도록 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호를 사용하여 래치하는 제2수단으로부터 발생된 데이터를 외부로 스트로브하는 제2수단을 더욱이 포함하는 시스템.
  17. 제16항에 있어서, 복수개의 위상 분리 클록 신호중 미리 선택된 제2위상 분리 클록 신호가 상기 래치하는 제2수단용으로 충분한 준비 및 유지 시간을 발생시키며 상기 래치하는 제1수단용으로 충분한 준비 및 유지시간을 발생시키도록 선택되는 시스템.
  18. 제1항에 있어서, 병렬 데이터 및 상기 마스터 클록 신호를 전송하는 것과 관련된 총체적인 활주시간을 지니며, 상기 총체적인 활주시간은 총체적인 클록 활주시간과 총체적인 데이터 활주시간의 합산이고, 상기 총체적인 클록 활주시간은 연속적인 복수개의 수신기에서 제1수신기로부터 최종 수신기로 상기 마스터 클록 신호를 전송하는데 걸리는 시간이며 상기 총체적인 데이터 활주시간은 상기 최종 수신기로부터 연속적으로 상기 제1수신기에 병렬 데이터를 전송하는데 걸리는 시간이고, 상기 총체적인 활주 시간은 상기 제1수신기가 상기 전송된 병렬 데이터를 동기된 상태로 다시 수신하는 정도인 시스템.
  19. 제18항에 있어서, 상기 총체적인 활주 시간은 대략20ns 보다 작거나 같은 시스템.
  20. 제16항에 있어서, 상기 총체적인 활주 시간의 미리 선택된 값은 대략 20ns 인 시스템.
  21. 제16항에 있어서, 상기 총체적인 활주 시간의 미리 선택된 값은 상기 병렬 데이터가 상기 제1수신기에 다시 전송되는 경우 상기 전송된 병렬 데이터가 동기되는 정도인 시스템.
  22. 제1항에 있어서, 상기 제2저장 수단은 이 제2저장 수단이 이네이블되는 경우 상기 전송된 병렬 데이터가 상기 제2저장 수단에 저장되도록 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호에 의하여 이네이블되는 시스템.
  23. 제16항에 있어서, 상기 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호는 상기 제1의 미리 선택된 위상 분리 클록 신호가 미리 선택된 위상 수만큼 제2의 미리 선택된 위상 분리 클록 신호로 부터 위상 분리되는 정도로 선택되는 시스템.
  24. 제23항에 있어서, 상기 미리 선택된 위상 수는 대략 1-3개 사이에 있는 시스템.
  25. 다수개의 비트 데이터를 시스템내에 있는 복수개의 수신기에 연속 분배하는 발법에 있어서, 제1주파수 및 이 제1주파수와 관련된 위상을 지니는 마스터 클록 신호를 발생시키는 단계, 적어도 제1 및 제2수신기에서 상기 마스터 클록 신호를 전송 시키는 단계, 상기 제1 및 제2수신기에 전송된 마스터 클록신호를 사용하여 제2주파수를 지니는 제2클록 신호를 상기 제1 및 제2수신기상에 발생시키는 단계, 상기 제2주파수 클록 신호를 사용하여 상기 제1 및 제2수신기에서 위상 분리 클록 신호와 관련된 주파수를 각기 지니는 복수개의 위상 분리 클록 신호를 발생시키는 단계, 상기 제1수신기에서 다수개의 비트 데이터를 직렬로 연속 수신하고 상기 직렬 데이터를 제1저장 수단에 저장시키는 단계, 상기 제1저장 수단에 저장된 수신된 직렬 데이터를 병렬로 상기 제2수신기에 전송하는 단계, 상기 전송된 병렬 데이터를 제2저장 수단에 저장시키는 단계, 상기 제2수신기상에 발생된 제2클록 신호를 사용하여 상기 제2저장 수단에 저장된 데이터를 직렬로 판독하는 단계를 포함하는 방법.
  26. 제25항에 있어서, 상기 제1저장 수단에 저장된 수신된 직렬 데이터를 전송하는 단계는 상기 제1저장 수단으로부터의 수신된 직렬 데이터를 병렬로 판독하도록 상기 제1수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호를 사용하는 방법.
  27. 제26항에 있어서, 상기 전송된 데이터를 제2저장 수단에 저장하는 단계는 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 제1위상 분리 클록 신호를 사용하여 상기 전송된 병렬 데이터를 래치하는 제1수단내로 래치하는 단계를 포함하는 방법.
  28. 제27항에 있어서, 상기 제2수신기상에 발생된 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호는 상기 제1수신기상에 발생된 제1의 미리 선택된 위상 분리 클록 신호와 거의 동일한 위상 및 주파수를 지니는 방법.
  29. 제25항에 있어서, 상기 마스터 클록 신호는 저주파 신호인 방법.
  30. 제25항에 있어서, 상기 위상 분리 신호의 주파수는 상기 마스터 클록 신호의 주파수와 거의 동일한 방법.
  31. 제25항에 있어서, 상기 제1주파수는 대략 12.5MHz인 방법.
  32. 제25항에 있어서, 상기 제2클록 신호는 고주파 클록 신호인 방법.
  33. 제25항에 있어서, 상기 제2주파수는 대략 125MHz인 방법.
  34. 제30항에 있어서, 상기 제1주파수는 이 제1주파수와 관련된 사이클 시간을 지니며 상기 제2클록 신호의 주파수는 상기 제2저장 수단에 저장된 데이터를 직렬로 판독하는 단계가 상기 제1주파수 사이클 시간내에서 이루어지는 정도인 방법.
  35. 제25항에 있어서, 상기 제2클록 신호를 발생시키는 단계는 상기 마스터 클록 신호를 위상 동기 루프에 의하여 발생된 비교신호에 비교하는 단계, 상기 위상 동기 루프에 의하여 발생된 비교 신호 및 상기 마스터 클록 신호사이의 위상차를 나타내는 오차 신호를 발생시키는 단계, 상기 오차 신호에 응답하여 상기 제1클록 신호를 발생시키는 단계를 포함하는 방법.
  36. 제35항에 있어서, 상기 비교 신호는 상기 마스터 클록 신호와 거의 동일한 위상 및 주파수를 지니는 방법.
  37. 제25항에 있어서, 상기 복수개의 수신기는 링구성으로 접속되며 총체적인 활주 시간은 병렬 데이터 및 상기 마스터 클록 신호를 전송하는 것과 관련되고, 상기 총체적인 활주 시간은 총체적인 클록 활주 시간 및 총체적인 데이터 활주 시간의 합산이고, 상기 총체적인 클록 활주시간은 연속적인 복수개의 수신기에서 제1수신기로부터 최종 수신기에 상기 마스터 클록 신호를 전송하는데 걸리는 시간이며 상기 총체적인 데이터 활주시간은 상기 최종 수신기로부터 연속적으로 상기 제1수신기에 병렬 데이터를 다시 전송하는데 걸리는 시간이고, 상기 시스템에 내재하며 상기 마스터 클록 신호와 상기 전송된 병렬 데이터를 수신하는 수신기의 수는 상기 총체적인 활주 시간이 미리 선택된 값을 초과하는 정도인 시스템이고, 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제2위상 분리 클록 신호를 사용하여 상기 제2수신기상에 수신된 전송된 병렬 데이터를 래치하는 제2수단내로 래치하며 상기 저장 수단에 입력하도록 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호를 사용하여 래치하는 제2수단으로부터 발생된 데이터를 외부로 스트로브하는 단계를 더욱이 포함하는 방법.
  38. 제37항에 있어서, 복수개의 위상 분리 클록 신호중 미리 선택된 제2위상 분리 클록 신호는 상기 래치하는 제2수단용으로 충분한 준비 및 유지 시간을 발생시키며 상기 래치하는 제1수단용으로 충분한 준비 및 유지 시간을 발생시키도록 선택되는 방법.
  39. 제25항에 있어서, 병렬 데이터 및 상기 마스터 클록 신호를 전송하는 것과 관련된 총체적인 활주시간을 지니며, 상기 총체적인 활주 시간은 총체적인 클록 활주 시간 및 총체적인 데이터 활주 시간의 합산이고, 상기 총체적인 클록 활주 시간은 연속적인 복수개의 수신기에서 제1수신기로부터 최종 수신기로 상기 마스터 클록 신호를 전송하는데 걸리는 시간이며 상기 총체적인 데이터 활주 시간은 상기 최종 수신기로부터 연속적으로 상기 제1수신기에 병렬 데이터를 전송하는데 걸리는 시간이고, 상기 총체적인 데이터 활주 시간은 상기 제1수신기가 상기 전송된 병렬 데이터를 동기하는 정도인 방법.
  40. 제39항에 있어서, 상기 총체적인 활주 시간은 대략20ns보다 작거나 같은 방법.
  41. 제37항에 있어서, 상기 총체적인 활주 시간의 미리 선택된 값은 대략 20ns인 방법.
  42. 제37항에 있어서, 상기 총체적인 활주 시간의 미리 선택된 값은 상기 병렬 데이터가 상기 제1수신기에 다시 전송되는 경우 상기 전송된 병렬 데이터가 동기되는 정도인 방법.
  43. 제25항에 있어서, 상기 수신기는 백 플레인 보드인 방법.
  44. 제25항에 있어서, 상기 제2저장 수단이 이네이블 되는 경우 상기 전송된 병렬 데이터가 상기 제2저장 수단에 저장되도록 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호에 의하여 상기 제2저장 수단을 이네이블하는 단계를 더욱이 포함하는 방법.
  45. 제37항에 있어서, 상기 위상 분리 위상 클록 신호중 미리 선택된 제1위상 분리 위상은 상기 제1의 미리 선택된 위상 분리 클록 신호가 미리 선택된 위상 수만큼 상기 제2의 미리 선택된 위상 클록 신호로 부터 위상 분리되도록 선택되는 방법.
  46. 제45항에 있어서, 상기 미리 선택된 위상 수가 대략 1-3개 사이에 있는 방법.
  47. 링 구성으로 접속된 복수개의 수신기에 다수개의 비트 데이터를 병렬로 연속 분배하는 시스템에 있어서, 상기 시스템은 병렬 데이터 및 사이 마스터 클록 신호를 전송하는 것과 관련된 총체적인 활주 시간을 지니며, 상기 총체적인 활주 시간은 총체적인 클록 활주 시간 및 총체적인 데이터 활주 시간의 합산이고, 상기 총체적인 클록 활주 시간은 연속적인 복수개의 수신기에서 제1수신기로부터 최종 수신기로 상기 마스터 클록 시간을 전달하는데 걸리는 시간이며 상기 총체적인 데이터 활주 시간은 상기 최종 수신기로 부터 연속적으로 상기 제1수신기에 병렬 데이터를 다시 전송하는데 걸리는 시간이고, 상기 시스템에 내재하며 마스터 클록 신호 및 전송된 병렬 데이터를 수신하는 수신기의 수는 상기 총체적인 활주 시간이 미리 선택된 값을 초과하는 전도인 시스템이고, 제1주파수를 지니는 마스터 클록 신호, 상기 마스터 클록 신호를 적어도 제1 및 제2수신기에 전송하는 수단, 상기 제1 및 제2수신기에 전송된 마스터 클록 신호를 사용하여 제2주파수를 지니는 제2클록 신호를 상기 제1 및 제2수신기상에 발생시키는 수단, 상기 제2주파수 클록 신호를 사용하여 위상 분리 클록 신호와 관련된 주파수를 각기 지니는 복수개의 위상 분리 클록 신호를 발생시키도록 상기 제1 및 제2수신기에 연결된 수단, 상기 제1수신기에서 다수개의 비트 데이터를 직렬로 연속 수신하고 상기 직렬 데이터를 제1저장 수단에 저장시키는 수단, 상기 제1저장 수단에 저장된 수신된 직렬 데이터를 상기 제2수신기에 병렬로 전송시키는 수단, 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제2위상 클록 신호를 사용하여 상기 제2수신기상에 수신된 전송된 병렬 데이터를 내부로 래치하는 제2수단, 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제1위상 클록 신호를 사용하여 병렬로 래치하는 제2수단으로부터 발생된 병렬 데이터를 외부로 스트로브하는 수단, 상기 래치하는 제2수단으로부터 스트로브된 병렬 데이터를 제2저장 수단에 저장하는 수단, 상기 제2수신기상에 발생된 제2클록 신호를 사용하여 상기 제2저장 수단에 저장된 데이터를 직렬로 판독하는 수단을 포함하는 시스템.
  48. 제47항에 있어서, 상기 제1저장 수단에 저장된 수신된 직렬 데이터를 전송하는 수단은 상기 제1저장 수단으로부터의 수신된 직렬 데이터를 병렬로 판독하도록 상기 제1수신기 상에 발생된 복수개의 위상 분리클록 신호중 미리 선택된 제1위상 분리 클록 신호를 사용하는 시스템.
  49. 제48항에 있어서, 상기 저장 수단은 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호를 사용하여 상기 전송된 병렬 데이터를 내부로 래치하는 제1수단을 포함하는 시스템.
  50. 제49항에 있어서, 상기 수신된 직렬 데이터를 검색하도록 사용된 복수개의 위상분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호는 상기 마스터 클록 신호의 위상 및 주파수와 거의 동일한 위상 및 주파수를 지니는 시스템.
  51. 제47항에 있어서, 상기 복수개의 위상 분리 클록 신호중 미리 선택된 제2위상 분리 클록 신호는 상기 래치하는 제2수단용으로 충분한 준비 및 유지 시간을 발생시키며 상기 래치하는 제1수단용으로 충분한 준비 및 유지 시간을 발생시키도록 선택되는 시스템.
  52. 제47항에 있어서, 상기 위상 분리 신호의 주파수는 상기 마스터 클록 신호의 주파수와 거의 동일한 시스템.
  53. 제47항에 있어서, 상기 총체적인 활주 시간의 미리 선택된 값은 대략 20ns인 시스템.
  54. 제47항에 있어서, 상기 총체적인 활주 시간의 미리 선택된 값은 상기 병렬 데이터가 상기 제1수신기에 다시 전송되는 경우 상기 전송된 병렬 데이터가 동기되는 정도인 시스템.
  55. 제49항에 있어서, 상기 제2수신기상에 발생된 제1의 미리 선택된 위상 분리 클록 신호는 상기 제1수신기상에 발생된 제1의 미리 선택된 위상 분리 클록 신호와 거의 동일한 위상 및 주파수를 지니는 시스템.
  56. 제47항에 있어서, 상기 마스터 클록 신호는 저주파 신호인 시스템.
  57. 제47항에 있어서, 상기 제1주파수는 대략 12.5MHz 인 시스템.
  58. 제47항에 있어서, 상기 수신기는 백 플레인 보드인 시스템.
  59. 제47항에 있어서, 상기 제2클록 신호를 발생시키는 수단은 상기 마스터 클록신호의 위상을 위상 동기 루프에 의하여 발생된 비교 신호에 비교하는 수단을 지니는 위상 동기 루프를 포함하며, 상기 위상 동기 루프에 의하여 발생된 비교 신호 및 마스터 클록 신호 사이의 위상차를 나타내는 오차 신호를 발생시키고, 상기 오차 신호에 응답하여 상기 제2클록 신호를 발생시키는 전압 제어 발진기를 포함하는 시스템.
  60. 제47항에 있어서, 상기 제2주파수는 대략 125MHz 인 시스템.
  61. 제47항에 있어서, 상기 제2클록 신호는 고주파 클록 신호인 시스템.
  62. 제47항에 있어서, 복수개의 위상 분리 클록 신호를 발생시키는 수단은 계수기인 시스템.
  63. 제62항에 있어서, 상기 계수기의 존슨 계수기인 시스템.
  64. 제47항에 있어서, 상기 제1주파수는 이 제1주파수와 관련된 사이클 시간을 지니며 상기 제2클록 신호의 주파수는 상기 데이터를 판독하는 수단이 상기 제1주파수 사이클 시간내에서 상기 제2저장 수단에 저장된 데이터를 직렬로 판독하는 정도인 시스템.
  65. 제47항에 있어서, 상기 제2저장 수단은 이 제2저장 수단이 이네이블되는 경우 상기 전송된 병렬 데이터가 상기 제2저장 수단에 저장되도록 상기 제2수신기상에 발생된 복수개의 위상 분리 클록 신호중 미리 선택된 제1위상 분리 클록 신호에 의하여 이네이블되는 시스템.
  66. 제 65항에 있어서, 상기 제1의 미리 선택된 위상 분리 클록 신호는 미리 선택된 위상 수만큼 제2의 미리 선택된 위상 분리 클록 신호로부터 위상 분리되도록 선택되는 시스템.
  67. 제62항에 있어서, 상기 미리 선택된 위상 수는 대략 1-3개 사이에 있는 시스템.
  68. 제59항에 있어서, 상기 비교 신호는 상기 마스터 클록 신호와 거의 동일한 위상 및 주파수를 지니는 시스템.
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