KR0169102B1

KR0169102B1 - 샘플-홀드 장치

Info

Publication number: KR0169102B1
Application number: KR1019900007579A
Authority: KR
Inventors: 요한네스 마리아 펠그롬 마르셀리누스
Original assignee: 프레데릭 얀 스미트; 필립스 일렉트로닉스 엔.브이.
Priority date: 1989-05-29
Filing date: 1990-05-25
Publication date: 1999-02-01
Anticipated expiration: 2010-05-25
Also published as: KR900019375A; DE69014414T2; EP0400725A1; JPH0317897A; JP2835349B2; DE69014414D1; US5081372A; EP0400725B1

Abstract

내용 없음.

Description

샘플-홀드 장치

제1도는 본 발명에 의한 샘플-홀드 회로의 실시예도.

제2도는 제1도에서 도시된 장치의 동작을 설명하기 위하여 제1도에서 도시된 장치의 다수 지점에서 나타날 수 있는 신호 파형도.

제3도는 가변 아날로그 입력 신호가 샘플되는 경우에 나타나는 신호 파형의 상세한 도면.

제4도는 제2 적분 회로에서 완전한 적분단계로 실행된 다수의 서브-적분, 즉 다른 N값에 대한 샘플-홀드 장치의 주파수 응답도.

* 도면의 주요부분에 대한 부호의 설명

10 : 제1 적분 회로 11 : 제2 적분회로

16 : 피드백라인 21 : 연산 증폭기

22 : 캐패시터 26 : 리세트 스위치

40 : 제어 유니트

본 발명은 샘플-홀드(sample-and-hold)장치에 관한 것이며, 이 샘플-홀드 장치는, 입력부, 출력부 및 제어신호 입력부를 각각 구비하며, 제1 적분 회로의 출력이 제2 적분 회로의 입력에 결합되는 제1 적분 회로 및 제2 적분 회로의 직렬 장치와, 상기 제1 적분 회로 및 상기 제2 적분 회로의 제어 신호 입력부에 각각 결합된 제1 및 제2 출력부에 제1 및 제2 제어 신호를 각각 공급하며, 상기 제1 적분 회로 및 상기 제2 적분 회로에 상기 제1 및 상기 제2 제어 신호를 각각 공급하는 제어 회로를 구비한다.

이와같은 샘플-홀드 장치는 독일 공개공보 제 1,931,242호에서 기술되어 있다. 이 종래 장치는 비교적 크게 변화하는 입력 신호를 취급할 수 있는 적분 회로를 이용한다.

일반적으로, 이와같은 샘플-홀드 장치의 적분 회로는 용량성 소자 및 스위칭 장치와 결합하여 버퍼 단에 의해 실현된다. 만약 상술된 독일 공개공보 제 1,931,242호에서의 경우와 같이, 광범위로 변화할 수 있는 입력 신호를 취급하는데 상기 버퍼단이 요구되면, 비교적 강한 신호 왜곡이 발생할 것이다. 또한, 버퍼단의 제한된 공통-모드 입력 범위는 허용가능한 신호 스윙을 제한한다. 이것은 특별히 CMOS 회로에 적용된다.

본 발명의 목적은 그 버퍼단이 비교적 적은 신호 변동만을 취급하는 샘플-홀드 장치를 제공하는 것이다.

서두에서 규정된 형태의 샘플-홀드 장치에 있어서, 상기 목적은 다음과 같이 실현된다. 즉, 제2 적분 회로의 출력은 제1 적분 회로의 입력에 피드백되며, 상기 제1 적분 회로에 있어서, 상기 제1 적분 회로의 입력부의 입력 전압과 상기 제2 적분 회로의 출력으로부터 피드백된 출력 전압간의 차에 따라 적분 단계가 실행되는 방식으로 상기 제1 적분 회로가 상기 제1 제어 신호에 의해 제어되며, 상기 제2 적분회로에 있어서, 상기 제1 적분 회로에서의 상기 적분단계의 완료후에 상기 제1 적분 회로의 출력 신호에 대해 적분단계가 실행되는 방식으로 상기 제2 적분 회로가 상기 제2 제어 신호에 의해 제어된다.

제1 적분 회로의 입력부의 샘플될 입력 전압과 제2 적분 회로의 출력으로부터 피드백된 출력 전압간의 차는 특히 샘플될 아날로그 입력 신호들이 연속될 때 상당히 작게 될 것이다.

양호하게, 본 발명에 따른 샘플-홀드 장치는 제2 적분회로에서 실행된 적분 단계가 다수의 N 연속 서브-적분 단계로 나누어지며, 각 서브-적분 단계가 제1 적분 회로의 출력 전압에 대해 실행되는 방식으로 제2 제어 신호가 제2 적분 회로를 제어하도록 구성된다.

N에 대해 비교적 큰 값이 선택된 경우에, 샘플-홀드 장치의 출력신호에서 효과적인 상부 대역 억압을 초래한다. 양호하게, N은 8과 동일하거나 그 이상으로 선택된다.

게다가, 샘플-홀드 장치의 전체 이득계수가 1이 되도록, 다수의 N연속 서브-적분 단계와 제1 및 제2 적분 회로에서의 용량성 소자들간의 비율을 선택한다.

본 발명의 실시예에서, 각각의 적분 회로는 스위칭된 캐패시턴스 적분기로서 구성되며, 반전 입력부, 비-반전 입력부 및 출력부를 가진 증폭기 단과, 상기 반전 입력부와 상기 출력부 사이에 결합된 캐패시터 및, 상기 적분기의 입력부와 상기 증폭기 단의 반전 입력부사이에 결합되며 최소한 한 개의 스위칭 소자를 갖춘 캐패시터 네트워크를 구비하는데, 상기 캐패시터 네트워크는 상기 최소한 한 개의 스위칭 소자가 제어 신호에 의해 절환되도록 하는 상기 제어 신호중의 한 신호를 수신하는 제어 신호 입력부를 가지며, 상기 제1 적분 회로와 연관되어, 샘플될 신호와 제2 적분 회로의 출력으로부터 피드백되는 신호간에 차가 형성되는 방식으로 구성된다. 양호하게, 적분 회로에 있어서 증폭기 단의 비-반전 입력부가 기준 전압에 접속되거나 접지된다. 이 방법에 있어서, 입력 신호 스윙은 비교적 작게 유지되며, 이로써, 증폭기 단의 제한된 공통-모드 입력 범위에 의해 야기된 제한을 없앤다.

본 발명은 첨부 도면을 참조하여 더욱 상세하게 서술될 것이다. 제1도는 본 발명에 의한 샘플-홀드 장치의 실시예를 도시하고 있다. 이 장치는 제1 적분 회로(10), 제2 적분 회로(11), 제어 유니트(40)를 구비한다. 제1 적분 회로(10)의 출력(13)은 제2 적분 회로(11)의 입력(14)에 접속된다. 제2 적분 회로(11)의 출력(15)에서의 출력 전압은 하기 서술되는 방식으로 스테이지(10)에서 입력 신호 스윙을 감소하기 위해서 피드백 라인(16)을 통하여 제1 적분 회로(10)의 입력측에 피드백 된다.

제1 적분 회로(10)는 비반전 입력이 기준 전압(본 경우는 접지됨)에 접속되는 연산증폭기(21)를 구비한다. 연산 증폭기(21)의 출력은 캐패시터(22)를 통하여 반전 입력에 피드백된다. 리세트 스위치(26)는 상기 캐패시터(22)와 병렬 배열된다. 스위치(24), 캐패시터(23) 및 스위치(25)는 적분 회로(10)의 입력(12)과 연산증폭기(21)의 반전 입력 사이에 직렬로 배열된다. 스위치(24)는 입력(12)이나 피드백라인(16)에 의하여 캐패시터의 다른 단자는 기준전압(본 경우는 접지됨)에 접속된다.

유사하게, 제2 적분 회로(11)는 그 출력이 캐패시터(32)를 통하여 반전 입력에 피드백되는 연산증폭기(31)를 구비한다. 게다가, 스위치(34), 캐패시터(33) 및 스위치(35)는 회로(11)의 입력(14)과 연산증폭기(31)의 반전 입력 사이에서 직렬로 배열된다. 스위치(34)에 의해 캐패시터(33)의 한단자는, 회로의 입력(14)이나 기준레벨(본 경우는 접지됨)에 접속될 것이다. 스위치(35)는 연산증폭기(31)의 반전 입력이나 기준 전압(본 경우는 접지됨)에 캐패시터(33)의 다른 단자를 접속한다.

스위치(24, 25, 26, 34, 35)는 적당한 제어 신호를 라인 S₁, Sr 및 S₂를 통하여 이들 스위치에 공급하는 제어 유니트(40)에의해 제어된다.

제2도는 제1도에서 도시된 회로의 동작을 설명하는 신호 파형도를 도시하고 있다. 제1도의 실시예에 의해 t₁순간과 t₂순간 사이의 샘플링 주기에서 나타날 수 있는 신호 파형만을 도시하고 있다.

샘플 주기의 시작에 있어서, 신호 펄스를 구비한 리세트 신호는 라인 Sr을 통하여 스위치(26)에 공급된다. 이것은 캐패시터(22)가 방전되도록 하며 제1 적분 회로(10)를 규정된 초기 상태로 세트되도록 한다. 이 결과로써, 제1 적분 회로(10)의 출력(13)의 전압 V₁₃은 제2도에서 설명된 바와 같이 0레벨(증폭기(21)의 + 입력상의 전압에 따른 특정 기준레벨)로 된다.

결과적으로, 리세트 펄스의 발생후의 순간에서 스위칭 펄스는 제어라인 S₁을 통하여 스위치(24, 25)에 공급된다. 이 펄스에 앞서 샘플된 입력 신호 레벨이 입력(12)에 나타나며 펄스 S₁이 나타나는 순간치에서 캐패시터(23)는 샘플될 이 신호 레벨로 스위치(24, 25)를 통하여 방전된다. 스위치(24, 25)는 펄스 S₁에 의해서 지금 충전되며, 그 결과로써 전압이 연산 증폭기(21)의 반전 입력에 공급되며, 상기 전압이 캐패시터(23)의 전압(샘플될 입력 전압)과 제2 적분 회로의 출력(15)에 나타나는 출력 전압 사이의 차와 동일하게 된다. 이 차신호는 증폭기(21)와 캐패시터(22)에 의해 적분되며 그 결과로 제1 적분회로의 출력(13)의 특정 출력 전압 V₁₃이 발생된다. 이 전압 V₁₃의 정확한 값은 하기 설명된 바와같이 특별히 캐패시터(22, 23)의 용량값 사이의 비율에 따른다.

출력(13)의 출력 전압은 입력(14)에 공급되며 스위치(34, 35)를 통하여 캐패시터(33)를 방전하기 위해 주로 이용된다. 제어 신호는 라인 S₂를 통하여 스위치(34, 35)에 공급되며, 상기 제어 신호는 단일 펄스나 일련의 펄스로 구성될 것이다. 실시예에의해 제2도는 라인 S₂의 제어 신호를 도시하고 있으며, 상기 신호는 여섯 개의 연속 펄스로 구성되며 각 펄스는 스위치(34)를 전환한다. 이것은 캐패시터(33)의 충전 반전(charge reversal)에 의하여 연속적으로 여섯 번의 적분으로 입력(14)의 전압을 발생시키며 특별한 최종치로 여섯 단계에서 증가하도록 출력(15)의 전압 V₁₅을 발생시킨다. 이 최종치는 입력(14)의 전압 값 뿐만 아니라 캐패시터(32, 33)의 용량값 사이의 비율에 따른다.

샘플링 순간 사이의 입력(12)의 아날로그 입력 신호에 있어서 변동은 아날로그 입력 신호의 샘플이 정확한 크기인 것으로 규정된 비교적 적은 값으로 가정한 경우에, 연산 증폭기의 입력 신호 스윙은 비교적 적을 필요가 있다. 출력(13)을 통하여 제2 적분 회로(11)의 입력(14)에 인가된 이연산증폭기의 출력신호는 비교적 적게될 것으로하여 연산경폭기(31)가 또한 비교적 적은 입력 신호 스윙을 요구한다. 상기는 제1 적분 회로에서 상대적 감쇄 및 제2 적분 회로에서 상대적 증폭이 이후에서 서술된 바와 같이 회로의 크기에 따라 얻어질 때 특히 요구된다. 이것은 제1도에서 도시된 장치가 CMOS 기술로 현실화 된다면 특별한 실제 장점이 존재한다. 샘플링 주기내에 신호 S2의 다수 펄스의 이용으로 제3도 및 제4도를 참조하여 설명된 바와같이 상부 하모닉스(harmonics)의 억압과 연관하여 특별한 장점이 포함된다.

제3a내지 3c도는 제1도에서 도시된 장치에서 입력(12), 입력(14) 및 출력(15)에 나타나는 파형을 각각 도시하고 있으며, 제3a도에서 도시된 신호는 입력(12)에 공급된다. 제3a도에서의 신호는 연속적으로 변하는 아날로그 신호이다. 이하에서 서술된 바와같이 신호가 제1 적분회로(10)에서 샘플되는 경우, 입력(12)의 입력 신호의 순간치와 출력(15)에 발생된 값사이의 차만 취급한다. 제3b도는 제1 적분회로(10)의 출력(13)에서의 전압의 신호 파형을 도시하고 있다. 출력(13)을 제로로 리세트하는 리세트 펄스후에, 출력 전압은 소정값이 입력(12)상의 아날로그 신호의 순간적 가파름에 따라 발생한다. 리세트 펄스들 간의 출력(13)상의 전압은 신호가 보다 가파르게 변화함에 따라 증가한다. 제3b도에서 도시된 신호의 전압은 또다른 처리를 위해 입력(14)을 통하여 제2 적분 회로(11)에 전송된다. 만약 상기 회로가 라인 S₂를 통하여 스위치(34, 35)에 네 개의 펄스 형태로 제어 신호를 전송하는 경우에, 초기 신호 레벨로부터 최종 신호 레벨까지의 전이는 샘플 주기내에서 네 단계로 실현될 것이다. 제3c도에서 설명된 출력(15)상의 출력 전압은 제3a도의 아날로그 신호 파형과 만족스럽게 매칭하는 다소 완곡한 형태를 가질 것이다. 제2 적분 회로(11)에서의 이 계단형 적분의 효과는 특히 제4도에서 도시된 주파수-응답곡선으로부터 명백해지듯이 상부 하모닉스의 억압을 나타낸다.

제4도에서는 정규화된 주파수 f/fs의 함수로써 주파수 응답 H(f)을 도시하고 있으며, fs는 샘플링 비율이다. 제4도는 N의 세 개의 다른 값, 에를 들면 N=1, N=4 및 N=8에 대한 주파수 응답을 도시하고 있다. 곡선은 N의 값이 증가함에 따라 상부 하모닉스의 효과적인 억압이 얻어지는 것을 도시하고 있다. 그러므로, 제1도에서 도시된 회로는 매 샘플링 주기내에 비교적 다수의 펄스를 공급하는 제어 유니트를 양호하게 이용한다. 이 다수의 펄스는 이하에서 설명된 바와같이 제1도에서 도시된 회로에 이용된 캐패시턴스의 크기와 일치 하도록 선택된다.

제1 적분 회로(10)이 입력(12)과 출력(13)사이의 이득 계수는 캐패시터(22, 23)의 캐패시턴스 값사이의 비율 c22/c22 에 따른다. 또한, 제2 적분 회로(11)의 입력(14)과 출력(15)상의 신호값 사이의 비율은 캐패시터(32., 33)의 캐패시턴스 값사이의 비율 c32/c33에 따른다. 제2 적분단이 N 서브-적분을 실행하므로, 이 캐패시턴스 비율은 제2단의 전체 이득이 얻어지도록 N배 되어야 한다. 만약 입력(12) 과 출력(15)사이의 제1도의 전체 장치에 대해 1인 신호 이득이 요구되는 경우, 다음 관계식이 만족되어야 한다.

N (c22/c23) (c32/c33)=1

뿐만 아니라, 1인 이득 계수가 요구되어진 경우, N에 대해 비교적 큰 값이 바람직하며, 캐패시턴스 값 c22, c23, c32 및 c33는 이에 따라 적용되어야 한다.

N의 값이 1이 아니면, 전체 샘플링 주기에 걸쳐 가능한한 일정하게 매 샘플링 주기에서 N펄스를 분할하는 것이 바람직하다. 이것은 제3c도에서 도시된 샘플된 신호의 비교적 완곡한 파형을 발생시킨다. 그러나, 만족한 필터 동작(상부 하모닉스 억압)의 관점에 있어서, 일정하지 않게 펄스를 분할하고 소정 순간 벗어나 펄스를 위치시키는 것이 바람직하다.

Claims

입력부, 출력부 및 제어 신호 입력부를 각각 구비하며, 제1 적분 회로의 출력이 제2 적분 회로의 입력에 결합되는 제1 적분 회로와 제2 적분 회로의 직렬 장치 및, 상기 제1 적분 회로 및 상기 제2 적분 회로의 제어 신호 입력부에 각각 결합된 제1 출력부 및 제2 출력부에 제1 제어 신호 및 제2 제어 신호를 각각 공급하며, 상기 제1 적분 회로 및 상기 제2 적분 회로에 상기 제1 제어 신호 및 상기 제2 제어 신호를 각각 공급하는 제어 유니트를 구비한 샘플-홀드 장치에 있어서, 상기 제2 적분 회로의 출력은 상기 제1 적분 회로의 입력에 피드백되며, 상기 제1 적분 회로에서의 적분 단계는 상기 제1 적분 회로의 입력부의 입력 전압과 상기 제2 적분 회로의 출력으로부터 피드백된 출력 전압간의 차에 따라 적분이 실행되도록 상기 제1 적분 회로가 상기 제1 제어 신호에 의해 제어되며, 상기 제2 적분 회로에서의 적분 단계는 상기 제1 적분 회로의 적분 단계의 완료 후에, 상기 제1 적분 회로의 출력 신호에 의존하여 적분이 실행되도록 상기 제2 적분회로가 상기 제2 제어 신호에 의해 제어되는 것을 특징으로 하는 샘플-홀드 장치.
제1항에 있어서, 상기 제2 적분 회로에서 실행된 적분 단계는 다수의 N 연속 서브-적분 단계로 분할되며, 각 적분 단계는 상기 제1 적분 회로의 출력 전압에 따라 실행되도록 상기 제2 제어 신호가 상기 제2 적분 회로를 제어하는 것을 특징으로 하는 샘플-홀드 장치.
제2항에 있어서, 상기 N은 4보다 크게 선택되며, 특히 8보다 크게 선택되는 것을 특징으로 하는 샘플-홀드 장치.
제2항 또는 제3항에 있어서, 상기 N 연속 서브-적분 단계는 한 개의 전 샘플링 주기에 걸쳐 최소한 거의 일정하게 분할되는 것을 특징으로 하는 샘플-홀드 장치.
제1항 내지 제3항중 어느 한 항에 있어서, 상기 각각의 적분 회로는 스위치된 캐패시턴스 적분기로서 구성되고, 반전 입력부, 비-반전 입력부 및 출력부를 갖춘 증폭기단과, 상기 반전 입력부와 출력부 사이에 결합된 캐패시터 및 상기 증폭기단의 반전 입력부와 상기 적분기의 입력 사이에 결합된 최소한 한 개의 스위칭 소자를 갖춘 캐패시터 네트워크를 구비하며, 상기 캐패시터 네트워크는 상기 최소한 한 개의 스위칭 소자가 절환될 수 있도록 영향을 끼치는 상기 제어 신호중의 한신호를 수신하는 제어 신호 입력부를 가지고, 상기 제1 적분 회로에 연관되어, 샘플될 신호와 상기 제2 적분 회로의 출력으로부터 피드백된 신호간에 차를 형성하는 것을 특징으로 하는 샘플-홀드 장치.
제5항에 있어서, 상기 제1 적분 회로에 연관된 캐패시터 네트워크는 상기 캐패시터의 한 단자가 상기 샘플될 입력 신호와 상기 제2 적분 회로의 출력으로부터 피드백된 출력 신호간을 스위치할 수 있도록 하는 제1 스위칭 소자 및, 상기 캐패시터의 다른 단자가 상기 제1 적분 회로내의 증폭기단의 반전 입력과 고정 기준 레벨간을 스위치할 수 있도록 하는 제2 스위칭 소자를 구비하는 것을 특징으로 하는 샘플-홀드 장치.
제5항에 있어서, 또다른 스위칭 소자가 상기 제1 적분 회로와 연관된 상기 증폭기단의 출력부와 반전 입력부 사이에 결합된 캐패시터에 병렬로 배열되어 있으며, 상기 또다른 스위칭 소자는 그 적분 처리에 앞서 리세트 신호를 수신하도록 장치된 제어 신호 입력부를 갖춘 것을 특징으로 하는 샘플-홀드 장치.
제5항에 있어서, 상기 적분 회로내의 증폭기단의 비-반전 입력부는 기준 전압에 접속되는데, 상기 기준 전압은 바람직하게는 접지 전압인 것을 특징으로 하는 샘플-홀드 장치.