KR0168504B1 - 선택가능한 탭이 있는 피드백 레지스터를 갖는 암호화 방법 및 장치 - Google Patents
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Abstract
의사 랜덤 비트 시퀀스를 발생하는 방법 및 장치가 제공된다. 제1 입력 비트(260)는 제1 피드백 알고리즘에 따라 시프트 레지스터(252)에 저장된 비트의 함수로서 결정된다. 또한, 제2 입력 비트(262)는 제2 피드백 알고리즘에 따라 시프트 레지스터(252)에 저장된 비트의 함수로서 결정된다. 이어서, 시프트 레지스터(252)에 제공될 특정 입력 비트(268)는 비선형 의사 랜덤 시퀀스가 시프트 레지스터(252)에 의해 발생될 수 있도록 제1 입력 비트(260)와 제2 입력 비트(262)로 이루어진 군에서 확정적으로 선택된다. 또한, 송신될 신호를 암호화하고 수신된 신호를 해독하는데 의사 랜덤 비트 시퀀스를 사용하는 통신 장치에 관한 것이다.
Description
[발명의 명칭]
선택가능한 탭이 있는 피드백 레지스터를 갖는 암호화 방법 및 장치
[발명의 상세한 설명]
[발명의 분야]
본 발명은 통신 시스템에 관한 것으로, 특히 피드백 레지스터 출력이 암호화 변수로서 사용되는 통신 시스템내의 암호화에 관한 것이다. 이 피드백 레지스터는 암호 도전으로 부터 보호되도록 선택가능한 탭(tap)을 구비한다.
[발명의 배경]
현재 많은 통신 시스템은 시스템의 보안을 향상시키기 위해 암호를 사용하고 있다. 이들 통신 시스템은 셀룰러 무선 전화 통신 시스템, 개인용 통신 시스템, 무선호출 시스템뿐만 아니라 유선 및 무선 데이타 네트워크를 구비하지만 그것에 한정되지는 않는다. 이하, 셀룰러 통신 시스템을 예로 하여 설명하지만, 당분야의 통상의 기술자라면 본 발명의 정신 및 범주를 벗어나지 않고 설명된 암호화 기술을 다른 통신 시스템으로 용이하게 확장시킬 수 있는 것을 알 것이다.
셀룰러 통신 시스템으로 돌아가서, 이들 통신 시스템은 무선 주파수(RF) 통신 링크를 거쳐 고정 네트워크 통신 유닛과 통신하는 가입자 유닛(이동 또는 휴대 유닛 등)을 통상 구비한다. 셀룰러 통신 시스템에 있어서, RF 통신 링크는 정보의 허가되지 않은 도입(스푸핑(spoofing)) 또는 추출(도청)에 가장 영향을 받기 쉬우므로, 암호 시스템의 주된 타겟이다. 이들 통신 링크에서는 본래 의사 랜덤(pseudo-random)한 의사 노이즈(PN)신호로 정보를 암호화함으로써 정보를 암호적으로 보호할 수 있다. 예를 들면, 이것은 송신에 앞서 PN 신호와 정보 신호의 배타 논리합 동작을 실행함으로써 실행된다. 이어서, 수신 처리중 역 동작을 실행할 수 있다.
PN 신호는 진짜 랜덤하지 않지만, 조잡한 검사시에 랜덤하게 보인다. 이들 PN 신호의 장점은 선형 피드백 시프트 레지스터(liner feedback shift register)(LFSR)에 의해 용이하게 발생될 수 있다는 것이다. LFSR은 주기적(즉, 확정적)인 PN 신호를 발생한다. PN 신호의 주기는 레지스터의 스테이지수(즉, 저장된 비트 수), 피드백 탭(tap) 및 LFSR 스테이지의 초기 상태에 좌우된다. LFSR은 다항식의 계수마다 하나의 피드백 신호 탭(스테이지의 출력 비트)를 가짐으로써 N차(여기서, N은 LFSR의 스테이지수) 다항식을 실현한다. 입력 비트는 이들 피드백 신호 탭의 출력에 관한 베타 논리합 동작으로 부터 형성되어 레지스터로 피드백된다. 이상적으로, 최대 길이 PN 신호 발생기를 실현하는 피드백 탭을 선택할 수 있다. 최대 길이 PN 발생기는 2N-1(N은 레지스터의 스테이지 수)사이클마다 반복하는 의사 랜덤 시퀀스를 발생한다. 여러개의 상이한 스테이지 길이 레지스터에 대한 최대 길이 피드백 탭 배치의 예는 웨슬리 피터슨 및 이 제이 웰든 주니어져, 엠아이티 출판사 1972년 발행, 제2판 Error-Correcting Codes에 기재되어 있다.
정보 신호를 암호적으로 보호하기 위해 PN 발생기를 사용하는 것에 의한 문제는 이들이 도전에 매우 약하다는 것이다(즉, 암호가 용이하게 깨지거나 파괴된다는 것이다). LFSR에 기초한 PN 발생기의 약함은 1차적으로 그 발생기의 고유한 선형성에 기인한다. PN 발생기가 알고리즘에 따라 동작하므로, 알고리즘의 지식은 전체 시퀀스를 노출시킨다. 또한 헨리 베이커 및 프레드 피퍼저, 노스우드 출판사 1992년 발행, Cipher Systems의 5장에 기재되어 있는 바와 같이, 피드백 탭, LFSR의 초기 상태 및 궁극적으로 LFSR에 의한 어떤 PN 신호 출력을 결정할 수 있도록 N 스테이지 길이 LFSR에 대하여 암호해독기(cryptoanalyst)는 2N 비트의 원문 및 그에 대응하는 암호문을 필요로 한다. 이 취약성은 통신 시스템을 암호적으로 보호하기 위한 LFSR 연속 사용에 대하여 주된 문제점을 나타낸다.
따라서, 이들 문제를 완화시키는 통신 시스템용 암호 보호 기술이 여전히 필요하다.
[발명의 개요]
의사 랜덤 비트 시퀀스를 발생하는 방법 및 장치가 제공된다. 제1 입력 비트는 제1 피드백 알고리즘에 따라 시프트 레지스터에 저장된 비트의 함수로서 결정된다. 또한, 제2 입력 비트는 제2 피드백 알고리즘에 따라 시프트 레지스터에 저장된 비트의 함수로서 결정된다. 이어서, 시프트 레지스터에 제공될 특정 입력 비트는 비선형 의사 랜덤 시퀀스가 시프트 레지스터에 의해 발생될 수 있도록 제1 입력 비트와 제2 입력 비트로 이루어진 군에서 확정적으로 선택된다. 또한, 송신될 신호를 암호화하고 수신된 신호를 해독하는 데 의사 랜덤 비트 시퀀스를 사용하는 통신 유닛을 설명한다.
[도면의 간단한 설명]
제1도는 본 발명에 따라 유닛 및 고정 네트워크 통신 유닛을 갖는 통신 시스템에 사용되는 암호화 처리의 바람직한 실시예를 도시한 블럭도이다.
제2도는 본 발명에 따라 제1도에 도시된 가입자 유닛 또는 고정 네트워크 통신 유닛에 의해 사용되는 의사 랜덤 비트 시퀀스 발생기의 바람직한 실시예를 도시한 블럭도이다.
제1도에는 본 발명에 따라 가입자 통신 유닛(202) 및 고정 네트워크 통신 유닛(200)(즉, 셀룰러 기지측)을 갖는 통신 시스템에 사용되는 암호화 프로세스의 바람직한 실시예가 도시되어 있다. 고정 네트워크 통신 유닛(200)은 커플러(212)에 의해 기지측 컨트롤러(210)을 거쳐 고정 네트워크의 다른 부분에 접속된다. 고정 네트워크의 다른 부분은 다른 통신 유닛, 중앙 컨트롤러, 통신 시스템 스위치 또는 공중 전환 전화망(public switched telephone network)(PSTN)을 구비하지만, 그것에 한정되는 것은 아니다. 동작시, 정보 신호(즉, 음성 및/또는 데이타 신호)는 (커플러(212)를 거쳐) 고정 네트워크로 부터 또는 가입자 통신 유닛(202)의 다른 부분으로부터 통신 시스템으로 입력된다. 이어서, 정보 신호는 암호화되어 통신 채널(204)상으로 송신되고 정보 신호를 송신하지 않는 통신 유닛(즉, 고정 네트워크 통신 유닛(200) 또는 가입자 통신 유닛(202)에 의해 수신되어 해독된다.
이하, 고정 네트워크 통신 유닛(200)에서 가입자 통신 유닛(202)으로의 정보 신호 통신을 예로 하여 설명한다. 정보 신호(212)는 고정 네트워크 통신 유닛(200)의 기지측 컨트롤러(210)로 입력된다. 기지측 컨트롤러(210)는 암호 보호를 제공하는 외에 정보 신호(212) 통신과 관련하여 여러가지 다른 동작을 실행해도 좋다. 이들 다른 동작은 에러 보호 인코딩, 음성 인코딩(보코딩(vocoding), 채널 코딩, 변조 및 신호 파워 증폭을 구비하지만, 그것에 제한되는 것은 아니다. 그러나, 이들 다른 동작은 당분야 공지의 다수의 다른 방법으로 실행될 수 있다. 그러한 이들 다른 동작은 본 발명의 암호 보호 기구의 바람직한 실시예에 구체적으로 초점이 모아지도록 다음의 설명에서 더 설명하지는 않는다.
정보 신호(212)가 기지측 컨트롤러(210)에 일단 입력되면, 정보 신호는 암호화된다. 암호화는 입력되는 정보 신호(212, 224)를 PN 발생기(222)로 부터의 의사 랜덤 신호(218)와 그것을 결합시키는 배타 논리합(XOR) 게이트(226)로 제공하는 것에 의해 실행되는 것이 바람직하다. 바람직한 실시예에서, 의사 랜덤 신호(218)는 비선형 신호이다. 이 비선형 의사 랜덤 신호(218)를 발생하는 방법은 제2도에 따라 다음에 설명된다. XOR 게이트(226)의 출력(228)은 암호화된 정보 신호이다.
이 암호화된 정보 신호(228)는 신호 전송선을 거쳐 안테나(206)에 동작가능하게 결합되기에 앞서 기지측 컨트롤러(210)에 의해 더 처리된후 무선 통신 채널(204)상으로 송신되어도 좋다. 당 분야의 기술자라면, 본 발명의 범주 및 정신을 벗어나는 일없이 입력 정보 신호(224)가 일부 다른 함수(즉, XOR 함수가 아님)에 결합될 수 있는 것을 알 것이다.
가입자 유닛(202)은 안테나 및 신호 전송선(208)에 의해 암호화된 정보 신호를 수신한다. 암호화되어 수신된 정보 신호(208, 234)는 PN 발생기(242)로 부터의 의사 랜덤 신호(238)과 그것을 결합시켜 정보 신호를 해독하는 XOR 게이트(236)으로 입력된다. 양 PN 발생기에 의해 출력된 PN 신호(218, 238)가 암호화된 정보 신호와 동기하도록 PN 발생기(242)가 PN 발생기(222)와 동기해야 하는 것을 알 수 있다. PN 신호(238)가 암호화되어 수신된 정보 신호(234)와 적절히 동기할 때, XOR 게이트(236)의 출력(240)은 해독된 정보 신호로 된다. 이 해독된 정보 신호(240)는 정보 신호(250)로서 가입자 유닛(202)으로 부터 출력되기에 앞서 가입자 유닛(202)에 의해 더 처리되어도 좋다.
마찬가지 방식으로, 정보 신호는 가입자 통신 유닛(202)에서 고정 네트워크 통신 유닛(200)으로 통신되어도 좋다. 정보 신호(250)는 가입자 유닛(202)으로 입력된다. 입력 정보 신호(250, 244)는 XOR 게이트(246)에 의해 비선형 의사 랜덤 신호(238)로 암호화된다. XOR 게이트(246)의 암호화된 정보 신호 출력(248)은 전송선을 거쳐 안테나(208)에 결합되어 무선 통신 채널(204)상으로 송신된다. 고정 네트워크 통신 유닛(200)은 암호화된 정보 신호(206)를 수신하고 그것을 기지측 컨트롤러(210)에 공급한다. 기지측 컨트롤러(210)는 암호화되어 수신된 정보 신호(206, 214)를 XOR 게이트(216)에 의해 비선형 의사 랜덤 신호(218)와 결합시켜 정보 신호를 해독한다. 비선형 의사 랜덤 신호(218)는 정보 신호를 암호화하기 위해 원래 사용되었던 비선형 의사 랜덤 신호(238)와 동기한다. XOR 게이트(216)는 해독된 정보 신호(220)를 출력하고, 이것은 커플러(212)를 거쳐 고정 네트워크로 제공된다.
제2도는 가입자 유닛(202) 또는 고정 네트워크 통신 유닛(200)에 의해 사용되는 의사 랜덤 신호(즉, 비트 시퀀스) 발생기(222, 242)의 바람직한 실시예의 블럭도를 도시한 것이다. 이하, 7비트 의사 램덤 비트 시퀸스 발생기(222, 242)를 예로 하여 설명한다. 그러나, 당 분야의 기술자라면, 정보 신호의 암호 보호를 더 잘 제공하기 위해 정보 신호 암호화에 더 큰 의사 랜덤 비트 시퀀스 발생기를 사용할 수 있는 것(즉, 짧은 비선형 시퀀스 보다 긴 비선형 시퀀스가 파괴 또는 깨지기 어렵다)을 알 것이다. 또한, 이들 더 긴 의사 랜덤 비트 시퀀스 발생기의 사용은 본 발명의 범주 및 정신을 벗어나지 않는다.
7비트 의사 랜덤 비트 시퀀스 발생기(222, 242)는 몇 개의 다항식 함수를 실현하고 소정수의 비트(예를 들면, D0 내지 D6 7비트)를 저장하는 시프트 레지스터(252)를 구비하는 피드백 레지스터로서 실현되는 것이 좋다. 또한, 제1 피드백 회로(254)는 피스트 레지스터(252)에 동작가능하게 결합된다. 바람직한 실시예에서, 제1 피드백 회로는 시프트 레지스터(252)에 저장된 비트(즉, D3및 D6)로 부터 XOR 게이트(254)에 대하여 입력을 탭하는 것에 의해 다항식 함수 x7+x3+1을 실현한다. XOR 게이트(254)의 출력은 시프트 레지스터(252)의 시리얼 입력으로 선택적으로 입력될 수 있는 제1 입력 비트(260)를 결정한다. 제2 피드백 회로(256)도 시프트 레지스터(252)에 동작가능하게 결합된다. 제2 피드백 회로는 시프트 레지스터(252)에 저장된 비트(즉, D2, D3, D4및 D6)으로 부터 XOR 게이트(256)에 대한 입력을 탭하는 것에 의해 다항식 함수 x7+x4+x3+x2+1을 실현하는 것이 좋다. XOR 게이트(256)의 출력은 시프트 레지스터(252)의 시리얼 입력으로 선택적으로 입력될 수 있는 제2 입력 비트(262)를 결정한다. 제1 입력 비트(260) 및 제2 입력 비트(262)는 피드백 선택 컨트롤러(266)로 입력되고, 이 피드백 선택 컨트롤러는 시프트 레지스터(252)에 2개의 입력 비트 중의 하나를 출력(268)한다. 피드백 선택 컨트롤러(266)는 비선형 의사 랜덤 시퀀스가 시프트 레지스터(252)에 의해 발생되어 시리얼 출력(218, 238)상으로 출력될 수 있도록 시프트 레지스터(252)에 제공될 특정 입력 비트(즉, 입력 비트(260) 또는 (262))를 알고리즘에 따라 확정적으로 선택한다. 의사 랜덤 시퀀스가 출력(218, 238)으로 되는 것을 보장하기 위해, 의사 랜덤 비트 시퀀스 발생기(222, 242)는 초기화되고 몇 사이클에 걸쳐 클럭되어 출력 시퀀스를 랜덤하게 믹스할 필요가 있다. 의사 랜덤 믹싱에 필요한 최소한의 클럭 사이클 수는 시프트 레지스터(252)의 길이인 N이다(이 예에서는 7개 클럭 사이클이 필요하다). 또한, 암호 도전(즉, 코드 파괴)에 민감한 것을 방지하기 위해, 피드백 선택 컨트롤러(266)는 2N(N은 시프트 레지스터(252)의 길이임) 클럭 사이클 이상동안 동일한 피드백 회로(254) 또는 (256)으로 부터 특정 입력 비트를 선택하지 않아야 한다. 때때로 상이한 피드백 회로로 부터 입력 비트를 선택하는 것에 의해, 암호 침범자가 선형 방정식 해 도전을 사용하는 것이 방지된다. 결국, 당 분야의 기술자라면, 시프트 레지스터(252)로 시리얼 입력되는 의사 랜덤 시퀀스(268)의 비선형을 더욱 향상시키기 위해 두 개 이상의 피드백 회로를 사용할 수 있는 것을 알 것이다.
피드백 선택 컨트롤러(266)는 내부 입력(264)에 기초한 알고리즘에 따라 특정 입력 비트를 선택하는(즉, 그들 사이에서 전환을 실행하는) 내부 제어 메카니즘을 구비하는 것이 좋다. 내부 입력(264)은 시프트 레지스터(252)의 다수의 언탭된 비트(예를 들면, D0와 D1의 AND 게이트 함수)의 게이트 함수(258)의 출력으로 이루어진다. 이 내부 제어 메카니즘이 이 알고리즘에 따라 동작하면, 입력 비트는 다음에 도시한 표 1에 따른 시퀀스로 시프트 레지스터(252)에 제공된다.
다른 내부 제어 메카니즘(예를 들면, 시프트 레지스터(252)의 다수의 어떤 비트의 함수(즉, 탭된 또는 언탭된) 또는 시프트 레지스터(252)의 패리티 비트)을 사용할 수 있는 것은 물론이다. 또한, 피드백 선택 컨트롤러(266)는 외부 입력에 기초한 알고리즘에 따라 특정 입력 비트를 선택하는 외부 제어 메카니즘을 구비할 수도 있다. 외부 입력의 예로서는 선형 피드백 시프트 레지스터 출력, 클럭 초기화 신호 및 셀룰러 오토마톤(cellular automaton)이 있다. 셀룰러 오토마톤 개념은 1990 인터네셔날 테스트 컨퍼런스에 폴 에이치 바델이 제출한 논문의 Analysis of Cellular Automaton Used as Pseudorandom Pattern Generators에 기재되어 있다. 또한, 피드백 선택 컨트롤러(266)는 내부와 외부 제어 메카니즘의 조합을 구비해도 좋다. 마지막으로, 피드백 선택 컨트롤러(26)는 시프트 레지스터(252)의 다수의 비트에 의해 어드레스되는 룩업 테이블로 부터 값을 선택하는 것에 의해 특정 입력 비트를 선택하는 완전히 상이한 제어 메카니즘을 사용할 수 있다.
본 발명의 바람직한 실시예는 다음의 방식으로 가입자 통신 유닛(202)을 참조하여 설명될 수 있다. 서비스 통신 시스템의 고정 네트워크 통신 유닛(200)과 가입자 유닛(202) 사이에서 암호화 처리를 통해 통신 보안을 유지하기 위해 사용되는 통신 장치가 제공된다. 이 통신 유닛의 송신부는 비선형 의사 랜덤 비트 시퀀스(238)를 발생하는 의사 랜덤 시퀀스 발생기(242)를 구비한다. 의사 랜덤 비트 시퀀스 발생기(242)는 소정수의 비트(즉, D내지 D)를 저장하는 시프트 레지스터(252)를 구비한다. 또한, 제1피드백 장치(254)는 시프트 레지스터(252)에 동작가능하게 접속된다. 제1 피드백 장치(254)는 시프트 레지스터(252)에 저장된 비트의 함수로서 제1 입력 비트(260)를 결정한다. 또한, 제2 피드백 장치(256)는 시프트 레지스터(252)에 동작가능하게 접속된다. 제2 피드백 장치(256)는 시프트 레지스터(252)에 저장된 비트의 함수로서 제2 입력 비트(262)를 결정한다. 마지막으로, 의사 랜덤 비트 시퀀스 발생기(242)는 시프트 레지스터(252), 제1 피드백 장치(254) 및 제2 피드백 장치(256)에 동작가능하게 결합된 컨트롤러(266)를 구비한다. 컨트롤러(266)는 시프트 레지스터(252)에 제공될 특정 입력 비트(268)를 확정적으로 선택한다. 이 특정 입력 비트는 제1 입력 비트(260) 또는 제2 입력 비트(262)이다.
통신 유닛의 송신부도 암호화 장치(246)를 구비하고, 이 암호화 장치는 의사 랜덤 비트 시퀀스 발생기(242)에 동작가능하게 결합되어 비선형 의사 랜덤 비트 시퀀스(238)의 함수로서 입력 정보 신호(244, 250)를 암호화한다. 암호화 장치(246)에 동작가능하게 결합된 송신기(208)는 통신 채널(204)상으로 암호화된 정보 신호(248)를 송신한다.
통신장치의 수신부는 통신 채널(204)로 부터 암호화된 정보 신호를 수신하는 수신기(208)를 구비한다. 또한, 수신부는 송신부에서 사용된 것과 일부 또는 적어도 대략 같은 의사 랜덤 비트 시퀀스 발생기(242)를 사용한다. 이 의사 랜덤 비트 시퀀스 발생기(238)는 비선형 의사 랜덤 비트 시퀀스(238)를 발생한다. 마지막으로, 해독 장치(236)는 수신기(208) 및 의사 랜덤 비트 시퀀스 발생기(238)에 동작가능하게 결합되어 암호화되어 수신된 정보 신호(234)를 비선형 의사 랜덤 비트 시퀀스 발생기(238)의 함수로서 정보 신호(240, 250)로 해독한다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 통신 채널은 전자 데이타 서비스, 와이어라인, 광섬유 링크, 위성 링크 또는 어떤 다른 종류의 통신 채널이라도 좋다.
Claims (10)
- (a) 소정수의 비트를 저장하는 시프트 레지스터 수단, (b) 상기 시프트 레지스터 수단에 동작적으로 결합되어 상기 시프트 레지스터 수단에 저장된 비트의 함수로서 제1 입력 비트를 결정하는 제1 피드백 수단, (c) 상기 시프트 레지스터 수단에 동작적으로 결합되어 상기 시프트 레지스터 수단에 저장된 비트의 함수로서 제2 입력 비트를 결정하는 제2 피드백 수단, (d) 상기 시프트 레지스터 수단, 상기 제1 피드백 수단 및 상기 제2 피드백 수단에 동작적으로 결합되어, 상기 시프트 레지스터 수단에 의해 비선형 의사 랜덤 시퀀스가 발생될 수 있도록, 상기 시프트 레지스터 수단에 제공되는 특정 입력 비트를 상기 제1 입력 비트와 상기 제2 입력 비트로 이루어진 군에서 확정적으로 선택하는 제어수단을 포함하는 것을 특징으로 하는 의사 랜덤 비트 시퀀스 발생기.
- 제1항에 있어서, 상기 제어 수단은 외부 입력에 기초한 알고리즘에 따라 특정 입력 비트를 선택하는 외부 제어 메카니즘을 구비하고, 상기 외부 입력은 선형 피드백 시프트 레지스터 출력, 클럭 초기화 신호와 셀룰러 오토마톤(cellular automaton)으로 이루어진 군에서 선택되는 것을 특징으로 하는 의사 랜덤 비트 시퀀스 발생기.
- 제1항에 있어서, 상기 제어 수단은 내부 입력에 기초한 알고리즘에 따라 특정 입력 비트를 선택하는 내부 제어 메카니즘을 구비하고, 상기 내부 입력은 시프트 레지스터 수단의 패리티 비트, 시프트 레지스터 수단의 다수의 비트의 함수와 시프트 레지스터 수단의 다수의 언탭된 비트(untapped bit)의 함수로 이루어진 군에서 선택되는 것을 특징으로 하는 의사 랜덤 비트 시퀀스 발생기.
- 제1항에 있어서, 상기 제어 수단은 각각 내부 입력 및 외부 입력에 기초한 알고리즘에 따라 특정 입력 비트를 선택하는 내부 및 외부 제어 메카니즘을 구비하는 것을 특징으로 하는 의사 랜덤 비트 시퀀스 발생기.
- 제4항에 있어서, (a) 상기 알고리즘은 상기 내부 입력과 외부 입력을 선택 신호로 논리적으로 결합시키는 것을 포함하고, (b) 상기 내부 입력은 상기 시프트 레지스트 수단의 패리티 비트, 상기 시프트 레지스터 수단의 다수의 비트의 함수와 상기 시프트 레지스터 수단의 다수의 언탭된 비트의 함수로 이루어진 군에서 선택되며, (c) 상기 외부 입력은 선형 피드백 레지스터 출력, 클럭 초기화 신호와 셀룰러 오토마톤으로 이루어진 군에서 선택되는 것을 특징으로 하는 의사 랜덤 비트 시퀀스 발생기.
- 제1항에 있어서, 상기 제어 수단은 상기 시프트 레지스터 수단의 다수의 비트에 의해 어드레스되는 룩업 테이블로 부터의 값을 선택하는 것으로 이루어진 알고리즘에 따라 특정 입력 비트를 선택하는 메카니즘을 구비하는 것을 특징으로 하는 의사 랜덤 비트 시퀀스 발생기.
- 서비스 통신 시스템의 가입자 유닛과 고정 네트워크 통신 유닛 사이에서 암호화 처리를 통해 통신 보안을 유지하기 위해 사용되는 통신 장치에 있어서, (a) 비선형 의사 랜덤 비트 시퀀스를 발생하는 의사 랜덤 비트 시퀀스 발생기수단, 이 수단은 (ⅰ) 소정수의 비트를 저장하는 시프트 레지스터 수단, (ⅱ) 상기 시프트 레지스터 수단에 동작적으로 결합되어 상기 시프트 레지스터 수단에 저장된 비트의 함수로서 제1 입력 비트를 결정하는 제1 피드백 수단, (ⅲ) 상기 시프트 레지스터 수단에 동작적으로 결합되어 상기 시프트 레지스터 수단에 저장된 비트의 함수로서 제2 입력 비트를 결정하는 제2 피드백 수단, 및 (ⅳ) 상기 시프트 레지스터 수단, 상기 제1 피드백 수단 및 상기 제2 피드백 수단에 동작적으로 결합되어, 상기 제1 입력 비트와 상기 제2 입력 비트로 이루어진 군으로 부터 상기 시프트 레지스터 수단으로 제공될 특정 입력 비트를 확정적으로 선택하는 제어 수단을 구비하며, (b) 상기 의사 랜덤 비트 시퀀스 발생기 수단에 동작적으로 결합되어 비선형 의사 랜덤 비트 시퀀스의 함수로서 입력 정보 신호를 암호화하는 암호화 수단, 및 (c) 상기 암호화 수단에 동작적으로 결합되어 상기 암호화된 정보 신호를 통신 채널상으로 송신하는 송신 수단을 포함하는 것을 특징으로 하는 통신 장치.
- 서비스 통신 시스템의 가입자 유닛과 고정 네트워크 통신 유닛 사이에서 암호화 처리를 통해 통신 보안을 유지하기 위해 사용되는 통신 장치에 있어서, (a) 통신 채널로 부터 암호화된 정보 신호를 수신하는 수신 수단, (b) 비선형 의사 랜덤 비트 시퀀스를 발생하는 의사 랜덤 비트 시퀀스 발생기 수단, 이 수단은 (ⅰ) 소정수의 비트를 저장하는 시프트 레지스터 수단, (ⅱ) 상기 시프트 레지스터 수단에 동작적으로 결합되어 상기 시프트 레지스터 수단에 저장된 비트의 함수로서 제1 입력 비트를 결정하는 제1 피드백 수단, (ⅲ) 상기 시프트 레지스터 수단에 동작적으로 결합되어 상기 시프트 레지스터 수단에 저장된 비트의 함수로서 제2 입력 비트를 결정하는 제2 피드백 수단, 및 (ⅳ) 상기 시프트 레지스터 수단, 상기 제1 피드백 수단 및 상기 제2 피드백 수단에 동작적으로 결합되어, 상기 제1 입력 비트와 상기 제2 입력 비트로 이루어진 군으로 부터 상기 시프트 레지스터 수단으로 제공될 특정 입력 비트를 확정적으로 선택하는 제어 수단을 구비하며, 및 (c) 상기 수신 수단 및 상기 의사 랜덤 비트 시퀀스 발생 수단에 동작적으로 결합되어 상기 암호화되어 수신된 정보 신호를 상기 비선형 의사 랜덤 비트 시퀀스의 함수로서 해독하는 해독 수단을 포함하는 것을 특징으로 하는 통신 장치.
- 의사 랜덤 비트 시퀀스를 발생하는 방법에 있어서, (a) 제1 피드백 알고리즘에 따라 시프트 레지스터에 저장된 비트의 함수로서 제1 입력 비트를 결정하는 단계, (b) 제2 피드백 알고리즘에 따라 상기 시프트 레지스터 저장된 비트의 함수로서 제2 입력 비트를 결정하는 단계 , 및 (c) 상기 시프트 레지스터에 의해 비선형 의사 랜덤 시퀀스가 발생될 수 있도록, 상기 제1 입력 비트 및 상기 제2 입력 비트로 이루어진 군으로 부터 상기 시프트 레지스터로 제공되는 특정 입력 비트를 확정적으로 선택하는 단계를 포함하는 것을 특징으로 하는 의사 랜덤 비트 시퀀스 발생 방법.
- 제9항에 있어서, 상기 특정 입력 비트를 확정적으로 선택하는 단계는 (a) 선형 피드백 시프트 레지스터 출력, 클럭 초기화 신호와 셀룰러 오토마톤으로 이루어진 군에서 선택된 외부 입력, (b) 상기 시프트 레지스터의 패리티 비트, 상기 시프트 레지스터의 다수의 비트의 함수와 상기 시프트 레지스터의 다수의 언탭된 비트의 함수로 이루어진 군에서 선택된 내부 입력, (c) 상기 시프트 레지스터의 패리티 비트, 상기 시프트 레지스터의 다수의 비트의 함수와 상기 시피트 레지스터의 다수의 언탭된 비트의 함수로 이루어진 군에서 선택된 내부 입력과 선형 피드백 시프트 레지스터 출력, 클럭 초기화 신호와 셀룰러 오토마톤으로 이루어진 군에서 선택된 외부 입력의 논리적 결합에 의해 구해진 선택 신호, 및 (d) 상기 시프트 레지스터의 다수의 비트에 의해 어드레스되는 룩업 테이블로부터의 값으로 이루어진 군에서 선택된 입력에 근거한 것을 특징으로 하는 의사 랜덤 비트 시퀀스 발생 방법.
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