KR0166810B1

KR0166810B1 - Memory cell capacitor fabrication method

Info

Publication number: KR0166810B1
Application number: KR1019900004417A
Authority: KR
Inventors: 전영권
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1990-03-31
Filing date: 1990-03-31
Publication date: 1999-01-15
Also published as: KR910017633A

Abstract

내용 없음.No content.

Description

Memory Cell Capacitor Manufacturing Method

제1도는 종래 커패시터의 제조공정을 나타낸 단면도.1 is a cross-sectional view showing a manufacturing process of a conventional capacitor.

제2도는 본 발명 커패시터의 제조공정을 나타낸 단면도.2 is a cross-sectional view showing a manufacturing process of the capacitor of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 기판 2 : 필드 옥사이드1 substrate 2 field oxide

3 : 게이트 4 : 제 1 폴리실리콘3: gate 4: first polysilicon

4a : 제 1 스토리지노드 5 : 제 1 절연층4a: first storage node 5: first insulating layer

5a : 절연블록 6 : 제 2 폴리실리콘5a: insulating block 6: second polysilicon

6a : 제 2 스토리지 노드 7 : 제 3 폴리실리콘6a: second storage node 7: third polysilicon

8 : 제 2 절연층 9 : 금속배선8 second insulating layer 9 metal wiring

10 : 커패시터절연막10: capacitor insulating film

본 발명은 메모리 셀 커패시터 제조방법에 관한 것으로 특히 단위 셀 당 커패시터의 면적을 증가시키므로 축적 전하용량을 증가시킬 수 있도록 한 것이다.The present invention relates to a method for manufacturing a memory cell capacitor, and in particular, to increase the area of the capacitor per unit cell to increase the accumulated charge capacity.

일반적으로 기판위에 스택(stack) 폴리 실리콘이나 스택 옥사이드를 형성하여 단차를 높인 후 커패시터를 제조함으로 커패시터 면적을 증가시켜 커패시턴스를 증가시키고 있다.In general, by forming a stack poly silicon or a stack oxide on the substrate to increase the step height and manufacturing a capacitor to increase the capacitor area by increasing the capacitance.

즉, 종래에는 제1도의 (a)에 도시된 바와 같이 P형 기판(1)에 n⁺이온주입으로 소오스/드레인 영역을 형성하고 게이트(3), 필드 옥사이드(2)를 디포지션한 상태에서 상기 필드 옥사이드(2)위에 첫번째 폴리 실리콘(4)을 디포지션하였다.That is, conventionally, as shown in FIG. 1A, source / drain regions are formed on the P-type substrate 1 by n ⁺ ion implantation, and the gate 3 and the field oxide 2 are deposited. The first polysilicon 4 was deposited on the field oxide 2.

그리고 (b)와 같이 포토에칭으로 폴리 실리콘(4)의 불필요한 부분을 제거하고 (c)와 같이 폴리 실리콘(4)을 에칭하여 접촉창(contact-Window)을 형성하였다.As shown in (b), unnecessary portions of the polysilicon 4 were removed by photoetching, and the polysilicon 4 was etched as in (c) to form a contact-window.

다음에 (d)와 같이 두 번째 폴리 실리콘(6)을 디포지션하고 (e)와 같이 이 폴리 실리콘(6)을 포토에칭으로 불필요한 부분을 제거한 후 (f)와 같이 플레이트(plate) 전극으로 사용될 폴리 실리콘(7)을 디포지션하고 (g)와 같이 절연층(8)을 디포지션 하였으며, 이어서 비트 선(Bit Line)으로 사용될 금속배선(9)을 형성하므로 하나의 스택 커패시터를 제조할 수 있었다.Next, the second polysilicon 6 is deposited as shown in (d), and unnecessary parts are removed by photoetching as shown in (e), and then used as a plate electrode as shown in (f). The polysilicon 7 was deposited and the insulating layer 8 was deposited as shown in (g), and then, a metal capacitor 9 to be used as a bit line was formed to form one stack capacitor. .

그러나, 상기와 같은 종래의 제조공정에 의하면 폴리 실리콘(4)과 필드 옥사이드(2)의 두께가 두꺼우면 콘택트 에칭시 과도한 에칭으로 인하여 게이트(3)와 폴리사이의 절연특성이 감소되고, 이에 따라 스택 두께가 한정되므로 면적 증가에 의한 축적 전하용량 증가에 한계가 있었다.However, according to the conventional manufacturing process as described above, if the thickness of the polysilicon 4 and the field oxide 2 is thick, the insulating property between the gate 3 and the poly is reduced due to excessive etching during contact etching, and accordingly Since the stack thickness is limited, there is a limit to increase of the accumulated charge capacity by increasing the area.

따라서, 본 발명은 이와 같은 종래의 결점을 감안하여 안출한 것으로 이를 첨부된 도면 제2도에 의해 상세히 설명하면 다음과 같다.Therefore, the present invention has been devised in view of the above-described drawbacks and will be described in detail with reference to FIG.

먼저 (a)와 같이 P형 기판(1)에 필드 옥사이드(2)와, 게이트(3)와 고농도 N형의 소오스/드레인으로 구성된 모스트랜지스터를 형성한다.First, as shown in (a), a MOS transistor including a field oxide 2, a gate 3, and a high concentration N-type source / drain is formed on the P-type substrate 1.

이후에 (b)와 같이 전면에 제 1 폴리 실리콘(4)을 증착한 후 마스킹 및 에칭작업으로 불필요한 부분을 제거하여 접촉창(contact Window)을 형성하며 이 제 1 폴리 실리콘(4)위에 식각선택성이 큰 CVD 옥사이드나 SOG 등의 제 1 절연층(5)을 증착한다.Thereafter, as shown in (b), the first polysilicon (4) is deposited on the front surface, and then unnecessary parts are removed by masking and etching to form a contact window, and the etch selectivity on the first polysilicon (4). The first insulating layer 5 such as large CVD oxide or SOG is deposited.

그리고 (c)와 같이 상기 제 1 절연층(5)을 마스킹 및 에칭작업으로 선택적으로 제거한 후 격리된 절연블록(5a)과 제 1 스토리지노드(4a)를 형성하고, 이후에 전면에 제 2 폴리 실리콘(6)을 증착한다.Then, as shown in (c), the first insulating layer 5 is selectively removed by masking and etching to form an isolated insulating block 5a and a first storage node 4a, and then a second poly on the front surface. Silicon 6 is deposited.

다음에 (d)와 같이 제 2 폴리 실리콘(6)을 상기 절연블록(5a)상의 소정영역이 드러나도록 마스킹 및 에칭작업으로 선택적으로 제거하여 상기 제 1 스토리지노드(4a)의 가장자리에 접하도록 그 가장자리에 수직하게 형성되며 그 상단부가 네크(neck)형상으로(상단부가 안쪽으로 돌출되도록) 형성되도록 제 2 스토리지노드(6a)를 형성하고 이후에 제 2 스토리지노드(6a) 사이에 있는 절연블록(5a)을 에칭하여 제거한다. 그리고 상기 제 1, 제 2 스토리지노드(4a,6a)의 표면에 커패시터절연막(10)과 플레이트(plate) 노드로 사용될 제 3 폴리 실리콘(7)을 증착한다.Next, as shown in (d), the second polysilicon 6 is selectively removed by masking and etching so as to expose a predetermined area on the insulating block 5a so as to contact the edge of the first storage node 4a. An insulating block formed between the second storage node 6a and forming a second storage node 6a such that the second storage node 6a is formed perpendicular to the edge and formed so that its upper end is formed in a neck shape (the upper end protrudes inward). Etch 5a) to remove it. The third polysilicon 7 to be used as a capacitor insulating film 10 and a plate node is deposited on the surfaces of the first and second storage nodes 4a and 6a.

그리고, (e)와 같이 제 2 절연층(8), 비트선(Bit Line)으로 사용될 금속배선(9)을 차례로 형성하여 스택 커패시터를 제조한다.Then, as shown in (e), the second insulating layer 8 and the metal wiring 9 to be used as a bit line are sequentially formed to manufacture a stack capacitor.

이상과 같이 본 발명은 단순한 공정으로 커패시터의 스토리지노드를 소오스영역이나 드레인영역에 콘택되도록 제 1 스토리지노드를 형성하고 제 1 스토리지노드의 가장자리에 접하고 그 가장자리를 따라 수직하며 그 상단부가 안쪽으로 돌출되는 제 2 스토리지노드를 형성하므로써 단위셀 당 커패시터의 면적을 증가시킬 수 있어 고집적 메모리 셀에 적용하는 것이 가능하다는 장점이 있다.As described above, the present invention forms a first storage node such that the storage node of the capacitor contacts the source region or the drain region in a simple process, contacts the edge of the first storage node, is perpendicular to the edge thereof, and an upper end thereof protrudes inward. By forming the second storage node, the area of the capacitor per unit cell can be increased, which makes it possible to apply to a highly integrated memory cell.

Claims

A MOS transistor formed of a field insulating film, a source region, a drain region, and a gate on a substrate, comprising: depositing a first semiconductor layer on the entire surface including the field oxide and forming a contact window on a predetermined portion; Depositing and etching the insulating layer and the first semiconductor layer to form a first storage node and an insulating block isolated on a source region or a drain region and the contact window, and on both sides of the first storage node. Depositing a second semiconductor layer on a front surface to contact the second semiconductor layer, and etching the second semiconductor layer to expose a predetermined region on the isolated insulating block to be in contact with an edge of the first storage node and to an edge of the first storage node. Forming a second storage node so as to be perpendicular to the upper end thereof so as to protrude inwardly; Manufacturing a memory cell capacitor by removing the lock, depositing a capacitor insulating film on the surfaces of the first and second storage nodes, and forming a plate node on the capacitor insulating film. .

The method of claim 1, wherein a chemical vapor deposition (CVD) oxide film or SOG is used as the insulating layer.