KR0165256B1 - Recovery device of synchronous signal for optical disk players - Google Patents
Recovery device of synchronous signal for optical disk players Download PDFInfo
- Publication number
- KR0165256B1 KR0165256B1 KR1019920023816A KR920023816A KR0165256B1 KR 0165256 B1 KR0165256 B1 KR 0165256B1 KR 1019920023816 A KR1019920023816 A KR 1019920023816A KR 920023816 A KR920023816 A KR 920023816A KR 0165256 B1 KR0165256 B1 KR 0165256B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- synchronization signal
- packet
- counter
- symbol
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
본 발명은 컴팩트 디스크 그래픽 플레이어에 있어서, 에러가 발생한 패킷동기신호를 복구시켜주는 장치에 관한 것으로, 패킷동기신호에 에러가 발생한 경우 정상적인 패킷동기신호로 복구시키는 장치를 제공하는 데 그 목적이 있다. 이를 위해 본 발명은, 소정개수의 심볼로 이루어진 서브코드를 구분하는 패킷동기신호에 발생한 에러를 복구하는 장치에 있어서, 상기 심볼에 동기된 심볼동기신호를 상기 소정개수 만큼 카운트한 결과를 내부동기신호로 출력하는 내부동기신호발생수단과, 상기 패킷동기신호의 에러를 판별하여 에러가 발생하지 않은 상기 패킷동기신호에 동기된 소정의 신호를 상기 내부동기신호발생수단으로 출력하여 상기 내부동기신호의 동기를 정상적으로 유지케하는 정상동기유지수단으로 구성된다. 본 발명을 CDG플레이어에 있어서 그래픽신호의 디코딩수단의 일부로 부가하여 사용하면 적어도 패킷동기신호의 에러에 의한 신호유실을 방지할 수 있는 효과가 있다.The present invention relates to a device for recovering an error packet synchronization signal in a compact disc graphic player, and an object thereof is to provide a device for recovering a normal packet synchronization signal when an error occurs in the packet synchronization signal. To this end, the present invention, in the device for recovering the error occurred in the packet synchronization signal for distinguishing the sub code consisting of a predetermined number of symbols, the internal synchronization signal is a result of counting the symbol synchronization signal synchronized with the symbol by the predetermined number An internal synchronous signal generating means for outputting a synchronous signal and a predetermined signal synchronized with the packet synchronous signal for which no error has occurred by determining an error of the packet synchronous signal, and synchronizing the internal synchronous signal with the internal synchronous signal generating means. It consists of the normal synchronous maintenance means to keep the normal. The use of the present invention as a part of the decoding means of the graphic signal in the CDG player has the effect of preventing signal loss due to at least packet synchronization signal errors.
Description
제1도는 CDG플레이어 내부의 일부를 나타낸 블록도.1 is a block diagram showing a part of the inside of the CDG player.
제2도는 제1도에 도시된 SCOR회로에 대한 본 발명에 따른 블록도.2 is a block diagram according to the present invention for the SCOR circuit shown in FIG.
제3도는 제2도에 도시된 내부동기신호발생수단의 일실시예를 도시한 구성도.3 is a configuration diagram showing an embodiment of the internal synchronous signal generating means shown in FIG.
제4도는 제2도에 도시된 정상동기유지수단의 일실시예를 도시한 구성도.4 is a block diagram showing an embodiment of the normal synchronous maintenance means shown in FIG.
제5도는 제3도와 제4도에 도시된 제1카운터부와 제2카운터부의 일실시예를 도시한 구성도.FIG. 5 is a diagram illustrating an embodiment of a first counter part and a second counter part shown in FIGS. 3 and 4;
제6도는 내부동기신호발생수단과 정상동기유지수단의 입출력신호의 타이밍도.6 is a timing diagram of input / output signals of the internal synchronous signal generating means and the normal synchronous holding means.
제7도는 정상동기유지수단의 입출력신호의 유형별 타이밍도.7 is a timing diagram for each type of input / output signal of the normal synchronization maintaining means.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
30 : 내부동기신호발생수단 32 : 정상동기유지수단30: internal synchronous signal generating means 32: normal synchronous maintaining means
본 발명은 광디스크 재생기기에 관한 것으로 특히, 컴팩트 디스크 그래픽스 플레이어에 있어서, 에러가 발생한 패킷동기신호를 복구시켜주는 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an optical disc reproducing apparatus, and more particularly, to an apparatus for recovering an error packet synchronization signal in a compact disc graphics player.
컴팩트 디스크 그래픽(Compact Disc Graphics : 이하 'CDG'라 함) 플레이어란 디스크에 수록된 음향정보와 함께 명령어 형태의 그래픽정보를 읽어 이를 TV화면상에 표시할 수 있는 시스템으로서, 음악의 악보 또는 이와 연관된 화상의 송출이 가능하며 이러한 기능을 이용하여 기존의 음악분야 뿐만 아니라 각종 교육용 프로그램을 수록하여 활용할 수 있는 장치이다.Compact Disc Graphics (CDG) The player is a system that can read the graphic information in the form of commands along with the sound information contained in the disc and display it on the TV screen. It is a device that can be used by recording various educational programs as well as the existing music field by using these functions.
컴팩트 디스크(이하 'CD'라 함)는 음악정보 외에 제목, 경과시간, 남은 시간 등을 수록하고 있는 서브코드 필드가 있는데, 상기 서브코드는 'P,Q,R,S,T,U,V,W'의 8개 채널로 구분된다. 여기서 P, Q는 오디오용으로 사용되고, 나머지 'R,S,T,U,V,W'의 6개 채널은 그래픽용으로 사용된다.The compact disc (hereinafter referred to as 'CD') has a subcode field including title, elapsed time, remaining time, etc. in addition to music information. The subcode includes 'P, Q, R, S, T, U, V'. It is divided into 8 channels of 'W'. Here, P and Q are used for audio, and the remaining six channels of 'R, S, T, U, V, and W' are used for graphics.
상기 서브코드의 구성을 크게 패킷(Packet)단위로 나뉘며, 하나의 패킷은 4개의 팩(Pack)으로 나뉘며 이 한 개의 팩이 실제로 의미를 갖는 서브코드 단위이다. 하나의 패킷은 98개의 심볼로 구성되며 각 팩은 24개의 심볼로 구성된다. 그리고 하나의 심볼은 6비트인데, 상기 6개의 그래픽용 채널로부터 각 채널당 1비트를 취하여 구성된다.The configuration of the subcode is largely divided into packet units, one packet is divided into four packs, and one pack is a subcode unit that actually has meaning. One packet consists of 98 symbols and each pack consists of 24 symbols. One symbol is 6 bits, and is composed of one bit per channel from the six graphics channels.
한편, 패킷간의 구분은 각 패킷의 시작부분에 위치한 2개의 심볼(S0, S1) 즉, 패킷동기신호로 한다. 그런데, CDG디스크가 제작상의 하자나 혹은 취급상 긁힘이나 기타 손상 등에 의하여 상기 패킷동기신호(S0, S1)가 깨져 들어오거나 동기가 틀어짐 등으로 인하여 패킷동기신호에 에러가 발생한 경우에는 상기 패킷동기신호 이후에 인가되는 서브코드 데이터들을 놓쳐버리게 되어 결국 TV화면에는 부분적으로 깨진 화면이 나타나는 문제점이 발생한다.On the other hand, the division between packets is made up of two symbols S0 and S1 located at the beginning of each packet, that is, a packet synchronization signal. However, if an error occurs in the packet synchronization signal due to cracking or synchronization of the packet synchronization signals S0 and S1 due to defects in manufacturing, scratches, or other damages in handling, the packet synchronization signal after the packet synchronization signal The subcode data applied to the device is missed, resulting in a partially broken screen on the TV screen.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여, 패킷동기신호가 깨져 들어오거나 동기가 틀어짐으로 인하여 패킷동기신호에 에러가 발생한 경우 정상적인 패킷동기신호로 복구시키는 장치를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide an apparatus for recovering a normal packet synchronization signal when an error occurs in the packet synchronization signal due to broken or out of synchronization.
이를 위해 본 발명은 소정개수의 심볼로 이루어진 패킷단위의 서브코드를 구분하는 패킷동기신호에 발생한 에러를 복구하는 컴팩트 디스크 그래픽스(CDG)의 동기신호 복구장치에 있어서, 상기 심볼에 동기된 심볼동기신호를 상기 소정개수 만큼 카운트한 결과를 내부동기신호로 출력하는 내부동기신호발생수단과, 상기 패킷동기신호의 에러를 판별하여 에러가 발생하지 않은 상기 패킷동기신호에 동기된 소정의 신호를 상기 내부동기신호발생수단으로 출력하여 상기 내부동기신호의 동기를 정상적으로 유지케하는 정상동기유지수단을 포함함을 특징으로 한다.To this end, the present invention provides a synchronization signal recovery apparatus of a compact disc graphics (CDG) for recovering an error occurring in a packet synchronization signal for distinguishing a subcode of a packet unit consisting of a predetermined number of symbols, wherein the symbol synchronization signal synchronized with the symbol. An internal synchronization signal generating means for outputting a result of counting the predetermined number as an internal synchronization signal, and determining an error of the packet synchronization signal to output a predetermined signal synchronized with the packet synchronization signal where no error occurred. And a normal synchronous maintaining means for outputting to the signal generating means to maintain the synchronization of the internal synchronous signal normally.
이하, 본 발명은 첨부된 도면에 나타낸 실시예에 의하여 설명한다.Hereinafter, the present invention will be described by the embodiments shown in the accompanying drawings.
제1도는 CDG플레이어 내부의 일부를 나타낸 블록도인데, 본 발명은 CDG디코더(18)에 정확한 패킷동기신호를 공급하기 위한 수단으로 활용된다. 이를 위해 CD-DSP(Digital Signal Processing; 14)에서 일정한 처리과정을 거쳐 얻어진 두 동기신호 즉, 패킷을 구분하는 패킷동기신호('SCOR')와 심볼을 구분하는 심볼동기신호('WFCK')를 이용한다.1 is a block diagram showing a part of a CDG player, and the present invention is utilized as a means for supplying an accurate packet synchronization signal to the CDG decoder 18. As shown in FIG. To this end, two synchronization signals obtained through a certain process in CD-DSP (Digital Signal Processing) 14, that is, a packet synchronization signal (SCOR) for separating packets and a symbol synchronization signal (WFCK) for separating symbols, are used. I use it.
본 발명은, 패킷구간에 포함된 상기 심볼동기신호를 소정의 개수 만큼 카운트하여 만들어낸 내부동기신호를 발생시킴에 있어서, 누락 또는 동기 이탈되거나 혹은 중간에 노이즈가 낀 경우 등과 같이 상기 패킷동기신호에 에러가 발생한 경우를 판별하여 정상적인 경우에만 트리거되는 클리어신호를 발생시켜 상기 클리어신호를 에러발생 후 흐트러진 동기를 회복하는 기준신호로 이용하므로써 상기 내부동기신호의 정확한 동기유지를 도모한다.According to the present invention, an internal synchronization signal generated by counting a predetermined number of symbol synchronization signals included in a packet interval is generated. The present invention relates to a packet synchronization signal such as a missing or out of synchronization or noise in the middle. By determining a case where an error occurs, a clear signal triggered only in a normal case is used, and the clear signal is used as a reference signal for restoring the synchronous synchronization after an error occurs, thereby achieving accurate synchronization of the internal synchronization signal.
먼저, 내부동기신호발생수단(30)의 일실시예를 설명한다.First, an embodiment of the internal synchronous signal generating means 30 will be described.
상기 내부동기신호발생수단(30)은 상기 심볼동기신호(WFCK)를 카운트하여 내부동기신호(SCOR1)를 출력하는 제1카운터부(44)와, 상기 제1카운터부(44)가 상기 소정개수를 주기로 하여 반복적으로 카운트할 수 있도록 제어하는 신호를 발생하는 카운터제어부(40, 42)를 구비한다.The internal synchronous signal generating means 30 includes a first counter 44 for counting the symbol synchronous signal WFCK and outputting the internal synchronous signal SCOR1, and the first counter 44 is a predetermined number. Counter control units 40 and 42 for generating a signal to control the repetition of counting are provided.
상기 내부동기신호발생수단(30)의 구체적인 동작을 첨부한 제3도, 제5도 및 제6도를 참조하여 설명한다.A detailed operation of the internal synchronous signal generating means 30 will be described with reference to FIGS. 3, 5, and 6.
제1카운터부(44)는 제5도에 도시된 바와같이 16개의 펄스를 카운팅할 수 있는 두 개의 카운터(60, 62)를 종속접속하고 상기 종속접속된 두 개의 카운터(60, 62)중 전단의 제1카운터(60)의 최하위비트와 후단의 제2카운터(62)의 두 번째(QB)와 세 번째 비트(QC)를 논리곱소자(64)로 연결하고, 반전된 상기 심볼동기신호'WFCK'를 클럭신호로 하여 상기 논리곱소자(64)의 출력을 일정시간 지연출력시키는 D플립플롭(66)으로 구성된다.The first counter unit 44 cascades two counters 60 and 62 capable of counting 16 pulses, as shown in FIG. 5, and the front end of the cascaded two counters 60 and 62. Connects the least significant bit of the first counter 60 of the second counter (QB) and the third bit (QC) of the second counter 62 of the rear end to the logical multiplication device (64) and inverts the symbol synchronization signal ' The D flip-flop 66 is configured to delay the output of the logical multiplication device 64 for a predetermined time using WFCK 'as a clock signal.
패킷동기신호'SCOR'과 심볼동기신호'WFCK'가 CD-DSP(14)로부터 인가되면 제6도(a)에서와 같이 패킷동기신호'SCOR'의 하강엣지에 맞추어 제3도의 D플립플롭(40)의 출력 Q는 '로우'에서 '하이'로 변하고 제1카운터부(44)는 인에이블되면서 제5도에 도시된 내부의 두 개의 카운터(60, 62)가 심볼동기신호'WFCK'를 입력으로 하여 상승엣지를 97번 카운트한다.When the packet synchronous signal 'SCOR' and the symbol synchronous signal 'WFCK' are applied from the CD-DSP 14, as shown in FIG. 6 (a), the D flip-flop of FIG. 3 corresponds to the falling edge of the packet synchronous signal 'SCOR'. The output Q of 40) changes from 'low' to 'high' and the first counter unit 44 is enabled, and the two counters 60 and 62 shown in FIG. 5 transmit the symbol synchronization signal 'WFCK'. The rising edge is counted 97 times as an input.
상기 심볼동기신호'WFCK'의 인가펄스를 97개 카운트하는 동작은 다음동작은 다음과 같이 이루어진다. 즉, 상기 제1카운터(60)는 상기 심볼동기신호'WFCK'가 16의 배수번째 입력될 때 마다 'RCO'단자로 캐리를 내보내므로, 상기 심볼동기신호'WFCK'의 펄스가 97개 인가된 경우에는 상기 제1카운터(60)로부터 캐리가 6회 발생하여 상기 제2카운터(62)로 인가되고 그 결과 상기 제2카운터(62)의 두 번째 비트(QB)와 세 번째 비트(QC)의 출력이 1이되고 동시에 상기 제1카운터(60)의 최하위비트(QA)의 출력이 1이 된다. 결국, 상기 심볼동기신호'WFCK'의 인가펄스를 97개 카운트한 결과 상기 논리소자(64)의 출력은 '1'이 되고 이 값이 D플립플롭(66)으로 인가되게 된 다.The operation of counting 97 applied pulses of the symbol synchronization signal 'WFCK' is performed as follows. That is, since the first counter 60 sends a carry to the 'RCO' terminal whenever the symbol synchronization signal 'WFCK' is input by a multiple of 16, 97 pulses of the symbol synchronization signal 'WFCK' are applied. In this case, a carry is generated six times from the first counter 60 and is applied to the second counter 62. As a result, the second bit QB and the third bit QC of the second counter 62 are generated. The output becomes 1 and at the same time the output of the least significant bit QA of the first counter 60 becomes 1. As a result, after counting 97 application pulses of the symbol synchronization signal 'WFCK', the output of the logic element 64 becomes '1', and this value is applied to the D flip-flop 66.
상기 두 카운터(60, 62)의 카운트결과를 제5도의 D플립플롭(66)으로 입력하고 제6도(a)에서와 같이 심볼동기신호'WFCK'의 하강엣지로 클럭킹하면, 결국 카운트결과인 D플립플롭(66)의 입력은 심볼동기신호'WFCK'의 반주기만큼 지연출력된다. 이로써 주기가 98배의 심볼동기신호'WFCK' 주기인 내부동기신호'SCOR1'이 만들어지며, 상기 내부동기신호'SCOR1'에 카운트동작이 가능하게 된다.When the count results of the two counters 60 and 62 are input to the D flip-flop 66 of FIG. 5 and clocked to the falling edge of the symbol synchronization signal 'WFCK' as shown in FIG. The input of the D flip-flop 66 is delayed by half a period of the symbol synchronization signal 'WFCK'. As a result, an internal synchronization signal 'SCOR1' having a period 98 times symbol synchronization signal 'WFCK' is generated, and a count operation is possible for the internal synchronization signal 'SCOR1'.
다음으로, 정상동기유지수단(32)의 일실시예를 설명한다.Next, an embodiment of the normal synchronous maintaining means 32 will be described.
상기 정상동기유지수단(32)은 입력되는 패킷동기신호'SCOR'의 동기가 정확한지를 검사하고 만약 동기가 틀어져 있으면 동기를 정확하게 맞출 수 있는 소정의 신호를 발생시킨다.The normal synchronization holding means 32 checks whether the synchronization of the input packet synchronization signal 'SCOR' is correct, and if the synchronization is out of order, generates a predetermined signal that can accurately synchronize the synchronization.
상기 정상동기유지수단(32)은 상기 심볼동기신호를 카운트하는 제2카운트부(52)와 상기 제2카운터부의 출력과 상기 심볼동기신호의 트리거시간을 일치시켜 안정적인 동작을 가능케하는 동작안정부(54)와, 상기 제2카운터부(52)의 카운터주기를 제어하는 카운터제어부(50)와, 상기 동작안정부(54)의 출력신호와 상기 패킷동기신호로부터 상기 에러발생되지 않은 상기 패킷동기신호에만 동기된 소정의 신호를 출력하는 신호발생부(56)로 구성된다.The normal synchronous holding means 32 is an operation stability unit for enabling stable operation by matching the trigger time of the output of the second counter unit 52 and the second counter unit to count the symbol synchronous signal and the symbol synchronous signal ( 54), the counter control unit 50 which controls the counter period of the second counter unit 52, and the packet synchronous signal which does not generate an error from the output signal of the operation stabilizer 54 and the packet synchronous signal. It consists of a signal generator 56 for outputting a predetermined signal synchronized only.
상기 제2카운터부(52)의 구성이나 동작은 상술한 내부동기신호발생수단의 제1카운터부(44)와 같다.The configuration or operation of the second counter unit 52 is the same as that of the first counter unit 44 of the internal synchronous signal generating unit described above.
상기 동작안정부(54)는 하나의 논리곱소자로 구성가능하다.The operation stabilizer 54 can be configured as one logical multiplication element.
상기 카운터제어부(50) 또한 하나의 논리곱소자로 구성가능한데, 입력신호로서 반전된 상기 동작안정부(54)의 출력과 반전된 상기 패킷동기신호'SCOR'를 받아들인다. 따라서 상기 패킷동기신호'SCOR'가 '로우'레벨로 떨어지고 상기 제2카운터(52)가 카운트결과를 출력하는 시점을 기준하여 상기 제2카운터(52)는 카운트동작을 반복하게 된다.The counter control section 50 can also be constituted by one logical multiplication element, which accepts the output of the operation stabilizer 54 inverted as the input signal and the packet synchronization signal 'SCOR' inverted. Accordingly, the second counter 52 repeats the counting operation based on the time point at which the packet synchronization signal SCOR drops to the low level and the second counter 52 outputs the count result.
상기 신호발생부(56)는 부논리곱소자 하나로 구성되며, 상기 동작안정부(54)의 출력신호와 상기 패킷동기신호를 입력으로 하여 상기 패킷동기신호에 에러가 발생되지 않은 경우에만 상기 패킷동기신호'SCOR'에 동기된 소정의 신호 즉, 'CLEAR'신호를 출력시킨다.The signal generator 56 is composed of one negative logical element, and the packet synchronous signal is inputted only when the output signal of the operation stabilizer 54 and the packet synchronous signal are input, and no error occurs in the packet synchronous signal. A predetermined signal synchronized with the signal 'SCOR', that is, a 'CLEAR' signal is output.
상기 정상동기유지수단(32)의 구체적인 동작을 첨부한 제4도, 제5도 및 제6도를 참조하여 설명한다.A detailed operation of the normal synchronous maintenance means 32 will be described with reference to FIGS. 4, 5, and 6.
패킷동기신호'SCOR'이 입력될 때마다 상기 제2카운터부(52) 내부의 카운터(60, 62)는 크리어됨과 동시에 카운트를 시작한다. 카운트결과 다음에 들어오는 패킷동기신호'SCOR'의 주기가 맞으면 즉, 정확하게 심볼동기신호'WFCK'의 주기의 98배가 되어 동기가 정확하게 유지되면 소정의 신호인 'CLEAR'신호를 발생시키고, 상기 'CLEAR'신호는 상설한 내부동기신호발생수단(30)으로 입력되어 상기 내부동기신호발생수단(30)의 D플립플롭(40)을 리셋시키므로써, 입력패킷동기신호'SCOR'과 내부동기신호'SCOR1'간의 동기를 맞춘다.Each time the packet synchronization signal 'SCOR' is input, the counters 60 and 62 in the second counter unit 52 are cleared and start counting. If the period of the packet synchronization signal 'SCOR' coming after the count result is correct, that is, it is exactly 98 times the period of the symbol synchronization signal 'WFCK', and the synchronization is maintained correctly, a 'CLEAR' signal, which is a predetermined signal, is generated and the 'CLEAR' is generated. The signal is input to the internal synchronizing signal generating means 30, which resets the D flip-flop 40 of the internal synchronizing signal generating means 30, and thus the input packet synchronizing signal 'SCOR' and the internal synchronizing signal 'SCOR1'. 'Match the liver.
이하, 정상동기유지수단(32)의 동작을 입력패킷동기신호'SCOR'의 예상되는 여러유형과 관련하여 보다 구체적으로 설명한다.The operation of the normal synchronous holding means 32 will now be described in more detail with reference to the expected types of input packet synchronous signal 'SCOR'.
먼저, 패킷동기신호'SCOR'이 외란이 없이 정상적으로 입력되는 경우에는 제7도(a)와 같이 패킷동기신호'SCOR'의 입력주기가 98배의 심볼동기신호'WFCK'주기이기 때문에 상기 'CLEAR'신호는 주기적으로 발생하고 패킷동기신호'SCOR'과 'SCOR1'의 동기를 맞춘다.First, when the packet synchronization signal 'SCOR' is normally input without disturbance, since the input period of the packet synchronization signal 'SCOR' is 98 times the symbol synchronization signal 'WFCK' period as shown in FIG. The signal is generated periodically and synchronizes the packet synchronization signal 'SCOR' with 'SCOR1'.
다음으로, 패킷동기신호 'SCOR'이 누락된 경우에는 제7도(b)와 같이 패킷동기신호 'SCOR'의 주기가 심볼동기신호 'WFCK'주기의 98배가 아니기 때문에 상기 'CLEAR'신호는 발생하지 않고 내부동기신호'SCOR1'이 출력된다.Next, when the packet synchronization signal 'SCOR' is missing, the 'CLEAR' signal is generated because the period of the packet synchronization signal 'SCOR' is not 98 times that of the symbol synchronization signal 'WFCK' period as shown in FIG. 7 (b). Internal synchronization signal 'SCOR1' is outputted.
다음으로, 패킷동기신호 'SCOR'의 동기는 맞고 중간에 패킷동기신호'SCOR'의 동기는 맞고 중간에 노이즈가 낀 경우에는 제7도(c)와 같이 패킷동기신호'SCOR'의 주기가 심볼동기신호 'WFCK'주기의 98배가 아니기 때문에 상기 'CLEAR'신호는 발생하지 않고 내부동기신호 'SCOR1'이 출력된다.Next, when the synchronization of the packet synchronization signal 'SCOR' is correct and the synchronization of the packet synchronization signal 'SCOR' is correct and the noise is in the middle, as shown in FIG. 7 (c), the period of the packet synchronization signal 'SCOR' is a symbol. Since it is not 98 times the synchronization signal 'WFCK' period, the 'CLEAR' signal is not generated and the internal synchronization signal 'SCOR1' is output.
다음으로, 패킷동기신호'SCOR'의 동기가 틀어진 경우는 제7도(d)와 같이 패킷동기신호'SCOR'의 주기가 심볼동기신호'WFCK'주기의 98배가 아니기 때문에 'CLEAR'신호는 발생하지 않고 패킷동기신호'SCOR'의 주기가 정확히 98배의 심볼동기신호'WFCK'주기가 될 때까지 동기가 틀어지기 전의 내부동기신호'SCOR1'이 출력된다. 이후 패킷동기신호 'SCOR'주기가 정확히 98배의 심볼동기신호'WFCK'주기로 되면 'CLEAR'신호가 발생하여 상기 내부동기신호발생수단(30)의 D플립플롭(40)은 리셋되고 패킷동기신호'SCOR'과 'SCOR1'의 동기를 맞춘다.Next, when the synchronization of the packet synchronization signal 'SCOR' is not corrected, since the period of the packet synchronization signal 'SCOR' is not 98 times the symbol synchronization signal 'WFCK' period as shown in FIG. Instead, the internal synchronization signal 'SCOR1' before synchronization is outputted until the period of the packet synchronization signal 'SCOR' is exactly 98 times the symbol synchronization signal 'WFCK' period. Then, when the packet synchronization signal 'SCOR' period is exactly 98 times the symbol synchronization signal 'WFCK' period, a 'CLEAR' signal is generated, and the D flip-flop 40 of the internal synchronization signal generating means 30 is reset and the packet synchronization signal Synchronize 'SCOR' and 'SCOR1'.
이상과 같은 본 발명을 CDG플레이어에 있어서 그래픽신호의 디코딩수단의 일부로 부가하여 사용하면 적어도 패킷동기신호의 에러에 의한 신호유실을 방지할 수 있는 효과가 있다.If the present invention is used as a part of the decoding means of the graphic signal in the CDG player, at least the signal loss due to the error of the packet synchronization signal can be prevented.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023816A KR0165256B1 (en) | 1992-12-10 | 1992-12-10 | Recovery device of synchronous signal for optical disk players |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920023816A KR0165256B1 (en) | 1992-12-10 | 1992-12-10 | Recovery device of synchronous signal for optical disk players |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016013A KR940016013A (en) | 1994-07-22 |
| KR0165256B1 true KR0165256B1 (en) | 1999-03-20 |
Family
ID=19345149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920023816A KR0165256B1 (en) | 1992-12-10 | 1992-12-10 | Recovery device of synchronous signal for optical disk players |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0165256B1 (en) |
-
1992
- 1992-12-10 KR KR1019920023816A patent/KR0165256B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016013A (en) | 1994-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09312669A (en) | Data transmission system | |
| JPS6412143B2 (en) | ||
| KR0165256B1 (en) | Recovery device of synchronous signal for optical disk players | |
| JPS6016027B2 (en) | time code reader | |
| JPS6016028B2 (en) | time code reader | |
| KR100229991B1 (en) | Time stamp on transport stream adding device | |
| JP2553072B2 (en) | Synchronous circuit | |
| KR950007306B1 (en) | Synchronizing detection circuit of digital data reproducing system | |
| KR900009356Y1 (en) | Jitter absorbing circuit in tape recorder | |
| JP2823015B2 (en) | Information signal reading circuit for video signal | |
| JPS6042957A (en) | Detecting circuit of frame synchronizing signal | |
| JPH0343814B2 (en) | ||
| SU1599895A1 (en) | Device for cyclic clocking of digital data playback from magnetic record carrier | |
| SU838713A1 (en) | Device for reproducing digital information | |
| KR100239914B1 (en) | Method for sampling synchronous pattern and apparatus for performing the same | |
| JP3345501B2 (en) | Delay circuit | |
| KR0178724B1 (en) | Apparatus for measuring a bit rate in the digital image signal recording and reproducing apparatus | |
| SU1365117A1 (en) | Device for reproducing digital information from magnetic recording medium | |
| SU1065875A1 (en) | Device of reproducing digital information signals from magnetic record medium | |
| SU1195380A1 (en) | Device for reproducing digital information from magnetic record medium | |
| JPS60217561A (en) | Signal processor | |
| JPH01106674A (en) | Synchronizing signal regenerating circuit | |
| KR100288477B1 (en) | DVC high density transport stream recording and playback device | |
| SU678512A1 (en) | Digital information reproducing device | |
| SU903964A1 (en) | Device for reproducing two-frequency digital information |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070830 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |