KR0163235B1 - 디지탈 데이타 스트림 변조 및 변조 출력 발생 시스템, 디지탈 적외선 통신 링크 제어 시스템, 통신 링크 변조 방법 및 플래시 펄스 디코드 복조기 - Google Patents

Abstract

본 발명은, IR 통신의 비동기 IRDA 모드 및 동기 모드 모두와 호환 가능하며, 반전된 영 비복귀 및 0비트 스터핑과 0비트 삽입과 결합한 플래시 펄스 인코딩을 포함하는 변조 방안 및 시스템에 관한 것이다. 디지탈 데이터 스트림은, 5개의 연속적인 1이 상기 스트림내에서 검출되어 제어기가 0비트 삽입이 면제된 플래그로 부터 데이터를 인식할 때, NRZI 포맷 인코딩전에 자신에 삽입된 하나의 0비트를 구비하며, 데이터에 충분한 전이를 제공하여 복조기의 디지탈 위상 고정 루프가 데이터 내용에 무관하게 고정 상태로 존재하도록 한다. NRZI 포맷 데이타에서 전이가 검출될 때마다 (데이타 전송 속도에 따라 3/16에서 8/16까지의 비트 셀 폭으로) 플래시 펄스가 발생한다. 그 결과, IRDA 변조와 조화되어, 데이터 스트림에서 0가 발생할 때마다 플래시 펄스가 발생한다. 복조측상에서, 플래시 펄스가 수신될 때마다, 수신 라인의 레벨은 토글되어, NRZI 포맷의 출력이 발생한다. NRZI 및 비트 스터핑을 지원하는 직렬 제어기와 함께 이러한 변조 방안을 사용하여, 시스템은, 제어기의 위상 고정 루프를 사용하여 데이터를 동기적으로 송신하거나 수신하도록 구성될 수 있으며, 0비트가 매 7개의 비트마다 적어도 하나는 수신될 수 있도록 보장하고, 위상 고정 루프를 제공하는 NRZI를 사용하므로서 수신기는 수신되는 데이터와 동일 위상으로 존재할 수 있게 되고, DC 구성요소는 효과적으로 제거된다.

Description

디지탈 데이터 스트림 변조 및 변조 출력 발생 시스템,디지탈 적외선 통신 링크 제어 시스템, 통신 링크 변조 방법 및 플래시 펄스 디코드 복조기

제1도는 예를 들면 적외선 통신 신호로 변환될 디지탈 입력데이타 라인과 이 신호가 인코딩될 때 취하는 다양한 형태를 도시한 것으로서, 각기 본 발명에 따라 NRZ 인코딩, NRZI 인코딩 및 플래시 NRZI 인코딩될 때의 신호 형태를 도시한 도면.

제2도는 본 발명의 플레시 NRZI 변조기를 구현하는 회로를 도시한 개략도.

제3도는 본 발명의 플래시 NRZI 보조기를 구현하는 회로의 개략도.

* 도면의 주요부분에 대한 부호의 설명

9, 23 : 직렬 제어기 10 : D-플립플롭

12 : 배타적 논리합 게이트 13,21 : 4 비트 카운터

14 : NAND 게이트 15,17,18,19 : 래치

16 : IR 소스 20 : 플립 플롭

본 발명은 디지탈 통신(digital communications)을 변조하는 것에 관련되며 특히 적외선 통신(infrared(IR) communication)의 동기 포맷 및 비동기 IRDA 표준 포맷 모두에 호환 가능한 적외선 에너지(infrared energy)를 사용하는 변조 시스템 및 방법에 관한 것이다.

적외선 데이터 액세스 표준 위원회(Infra Red Data Access Standard:IRDA)는 변조 방안으로서, (하나의 시작 비트 및 중단 비트와패리티 비트없이) 비동기 데이터 포맷에서 전송될 데이터가 0이 될 때마다 3/16 비트 셀 폭(bit cell width) 혹은 고정된 1.63 마이크로초 길이(microsecond length)의 플래시 펄스(Flash pulse)를 사용하는 방안을 채택하였다. 복조기는 수신된 펄스를 전체 비트 셀 폭(full bit cell width)으로 연장하고 이를 반전하여 정확한 레벨을 발생한다.

IRDA 변조 방안은 또한 플래시 펄스로 부터의 직렬 데이터를 영 비복귀 포맷(Non-Return-to-Zero:NRZ)으로 변환한다. 이는, NRZ 라인이 각 문자(character)의 시작부에서 상태를 변경시켜야 하는 비동기 전송 모드에서는 수용가능하나, NRZ 라인이 연장된 시간 주기(a prolonged period time)동안 상태 즉, DC 레벨을 변경시키지 않을 수도 있는 동기 모드에서는 적합하지 않다. 동기 통신을 위한 복조기내의 디지탈 위상 동기 루프(digital phase lock loop)는, 연속적인 1 혹은 0이 수신된다면, NRZ 포맷(format)으로 제공되는 데이터상의 동기(lock)를 상실할 수도 있다. 따라서, 표준 인코딩 기법은 소정 융통성(certain versatility)이 결여되었다고 볼 수 있으며, 더 고속의 동기 통신을 지원하면서도 IRDA 변조와 역 호환가능한(backward compatible)대안적인 인코딩 기법이 요구된다.

따라서 본 발명의 목적은 비동기 및 동기 데이터 통신을 지원할 수 있는 변조 방안을 제공하는데 있다.

본 발명의 다른 목적은 IRDA 표준 및 동기 데이터 통신을 지원할 수 있는 플래시 IR 변조 방안(Flash IR modulation scheme)을 제공하는데 있다.

본 발명의 또 다른 목적은 IRDA 표준 및 동기 데이터 통신을 지원할 수 있으며, 저가로 용이하게 구현할 수 있는 플래시 IR 변조 시스템을 제공하는데 있다.

본 발명은 비동기 및 동기 데이터 통신 모두를 지원할 수 있으며, 저가로 용이하게 구현할 수 있는 플래시 IR 변조 시스템을 제공하는데 있다.

본 발명은 비동기 및 동기 데이타 통신 모두를 지원할 수 있으며, 바람직하게 적외선 통신의 비동기 IRDA 모드 및 적외선 통신의 동기 모드 모두와 호환가능한 변조 방안 및 시스템을 포함한다. 전술한 바와 같이, 비동기 통신에 사용되는 데이터의 NRZ 포맷은, 임의의 시간동안 하나의 DC 레벨에 존재할 수도 있다는 사실에 기인하여, 동기 통신에는 적합하지 않다. 전이가 발생하지 않는다면, 동기 통신에 사용되는 디지탈 위상 동기 루프는 데이터 비트 셀 경계상에서 동기(LOCK)를 상실할 수도 있다. 이러한 문제점들을 극복하기 위한 해결책으로, 본 발명은 데이터 인코딩 방안으로 0비트 삽입(zero bit insertion)과 결합한 플래시 펄스 인코딩(Flash pulse encoding)과 함께 영 비복귀(Non-Return-to-Zero-Inverted:NRZI)를 채용한다.

NRZI 전송에서는, 제1도에 도시된 바와 같이 0이 데이타 스트림에서 검출될 때마다 출력 데이터 라인상에서 전이가 발생된다. 유사하게, NRZI 수신에서는 입력 데이타 라인상에서 전이가 검출되는 매 비트 주기동안 0비트가 표시된다. 따라서, 전이는 비트 셀의 시작부에서 라인상에 발생하므로, NRZI 수신기는 0이 수신될 때마다 비트 셀 경계를 검출할 수 있다. 제한된 시간내에 충분한 수의 0이 수신되는한 NRZI 수신기는 입력 데이터에 동기된채로 유지될 것이다.

상기 방안의 0비트 삽입 부분에서, 데이터 스트림에서 5개의 연속적인 1이 검출될 때마다 0이 삽입된다. 이러한 방안은 두가지 목적을 위해 비트 삽입을 사용한다. 0비트 삽입의 제1의 역할은, 제어기가 0비트 삽입이 면제된 플래그로 부터 데이터를 구별하도록 하는 것이다. 0비트 삽입의 제2의 역할은 데이터에 충분한 전이를 제공하여 디지탈 위상 동기 루프가 데이터의 내용에 관계없이 동기된 상태로 유지될 수 있도록 하는 것이다. 매 6비트마다 적어도 한번은 0이 수신되는 것을 보장하고, NRZI 인코드 데이터를 위상 동기 루프에 제공하므로서, 수신기는 수신되는 데이터와 동일 위상으로 유지될 수 있게 되고, DC 구성요소에 대한 의존성이 효과적으로 제거된다.

플래시 펄스에 의해 본 발명의 NRZI 변조 방안을 구현하기 위해, 디지탈 데이터는 IR 모뎀을 통과함에 따라 먼저 NRZI 포맷으로 인코드되어야 한다. NRZI 포맷된 전송 데이터상에서 전이가 검출될 때마다(비트 혹은 데이터 전송 속도에 따라 2/16에서 8/16의 비트 셀폭을 갖는) 펄스가 발생된다. 제1도에 도시된 바와 같이, 이 변조의 결과는 2진 디지탈 데이터가 0이 될 때마다 플래시 펄스를 발생하는 것과 동일하다. 복조측에서 플래시 수신될 때마다, 수신 라인의 레벨은 토글되어 NRZI 포맷의 출력으로 된다.

NRZI 인코딩 및 비트 스터핑(bit-stuffing)을 지원하는 직렬 제어기를 갖는 이러한 변조 방안을 사용하므로서, 제어기내에서 이러한 위상 동기 루프를 사용하여 데이터를 동기적으로 송신하고 수신하는 시스템이 구성될 수 있다.

이하, 본 발명의 바람직한 실시예를 상세히 설명할 것이다.

바람직한 실시예에서, 본 발명의 프래시 NRZI 변조 기법은, 다수의 IR 변조 포맷 및 프로토콜을 지원할 수 있도록 설계된 주문형(custom) ASIC 의 일부로서 구현될 수도 있다. 본 발명의 기법은 미합중국 메사추세츠주 버링톤에 소재한 VLSI 테크놀리지 사로부터 입수할 수 있는 수정된 Z85C30 직렬 통신 제어기 기능 시스템 블록(Serrial communication Controller Functional System Block:FSB)을 포함할 수 있으며, 이 블록은 본 명세서에서 기술된 0비트 스터핑(zero-bit stuffing) 및 NRZI 데이터 포맷을 제공한다. 이 제어기는 수정되지 않고서도 사용될 수 있지만, 본 발명에서는 수정된 버전이 사용된다. 특히, 본 발명의 출원인에 의해 본 발명과 참조되는 동일자로 출원되는 특허 출원 제 95-34824호에 개시된 제어기가 바람직하게 사용된다.

본 발명의 플래시 NRZI 변조를 제공하는 회로는 제2도에 도시되며, 라인(11)으로 신호를 전송하는 전송 직렬 제어기(transmitting serial controller)(9), 라인(11)상의 전송 신호의 상태를 샘플하는데 사용되는 D-플립플롭(delay flip-flop)(10) 및 라인이 두 클럭 사이클 사이에서 상태를 변경시킬 때 펄스를 발생하는 배타적 논리합 게이트(Exclusive-OR gate)(12)를 포함한다. 직렬 제어기(9)에 대한 전형적인 전송 데이터 입력의 형식은 제1도의 상부에 도시되어 있다. 또한 이 전송 데이터를 NRZ 인코딩 및 NRZI 인코딩에 의해 변조 하므로서 발생하는 변조된 신호 출력 포맷이 제1도에 도시되어 있다. 제1도의 최상부에서의 2진디지탈 입력데이터는, 인코드되는 데이터 스트림에서 5개의 연속적인 1이 검출될 때마다 제어기(9)가 0비트를 삽입한다는 점에서, 본 발명의 부가된 비트 스터핑 특징(bit-stuffing feature)을 반영하고 있다. 이러한 0비트 삽입에 의해 회로는 0비트 삽입이 면제된 플래그(flag)로부터 데이터를 구별할 수 있으며, 데이터에 충분한 전이(transitions)를 제공하여 복조기내의 디지탈 위상 고정 루프가 데이터의 내용에 관계없이 동기(lock)된 채로 유지되도록 할 수 있다.

라인(11)상에서 발견되는 출력 신호는 제어기(9)에 의해 NRZI 포맷으로 변조된다. 라인(11)상의 입력 데이터에서 전이가 검출될때마다 XOR(12)에 의해 펄스가 발생한다. 이 펄스는 4비트 카운터(13)로 제공되며, 이 카운터는 입력 데이타의 비트 전송 속도에 따라 예를 들면 2/16에서 8/16와 같은 비트 셀 폭의 분수(fraction)인 출력 펄스를 발생할 것이다. 바람직하게, 펄스는 비트 셀 주기의 1/4으로 확장되며, 게이트(14)에 의해 출력되고 래치(15)에 의해 동기화된 확장된 펄스는 IR 소스(16)로부터 IR 플래시 펄스를 발생하는데 사용된다. 출력 플래시 펄스 트래인의 형태는 제1도의 최하부 라인에 도시된 것과 같다.

플립플롭(10), 카운터(13) 및 래치(15)는 클럭 입력을 갖는다는 것을 유의해야 한다. 그러나, 비록 본 명세서에서는, 클럭형 설계가 사용되더라도, 클럭은 전송 직렬 제어기(9)와 완전히 비동기적일 수도 있다. 따라서, 이 회로에서, 클럭 속도는 전송 비트 속도와 무관하게 조정되어, 출력 펄스 지속 시간(output pulse duration)은 예를 들면 입력 비트 속도의 1/2, 1/4 혹은 1/8와 같은 분수로서 설정될 수 있다.

이러한 특징은 저전력 비를 요구하는 응용에서는 매우 중요한 사항이다. 또한, 플래시 NRZI 펄스 폭이 비트 셀 주기의 함수가 아니어도 되므로, 에지 트리형 단안정 펄스 발생기(edge triggered monostable pulse generator)와 같은 완전한 비동기 회로가 래치(15)로서 출력에서 사용될 수도 있다.

발생기(15)에 의한 디지탈 전기 퍼스 트레인 출력(digital electrical pulse train output)은 플래시 NRZI 인코드되고, Ir전송기(16)로 제공되며, 이 전송기는 트레인내의 각 전기 펄스를 대응하는 IR 라이트 플래시(a flash of IR light)로 전환한다.

IR 통신 링크의 다른 단부에는 제3도에 도시된 플래시 NRZI 복조기가 존재하며, 이 복조기는, IR 라이트 펄스가 수신기(23)에 의해 검출될 때마다 상태를 변경시키는 출력을 갖는 토글 플립플롭으로서 기능하는 회로 로직(circuit logic)을 포함한다. 이러한 토글링 전기 출력은 변조기에서는 제어기(9)로 부터의 NRZI 신호의 형태로 존재하며, 수정된 직렬 통신 제어기 FSB(24)로 제공된다. 상세하게는 제3도에서 래치(18)는 IR 수신기(23)로 부터의 입력 펄스의 상승에지(rising edge)시에 세트된다. 래치(19)는 이후 래치(18)의 출력이 하이가 될 때 세트된다. 래치(19)의 출력은 플립플롭(20)의 출력 상태를 토글시키며, 리셋 래치(18)로 궤환되어 다음 IR 펄스의 상승 에지를 검출할 수 있도록 한다. 플립플롭(20)의 출력은 제어기(24)로 제공되는 재구성된 NRZI 신호일 것이다.

이 플래시 NRZI 복조기의 성능을 향상시키기 위해 상기 로직 회로에 두개의 구성요소가 부가된다. 래치(17) 및 4비트 카운터(21)가 포함되며, 카운터는 입력 플래시 펄스가 검출될 때마다 래치(19)의 출력에 의해 리셋된다. 하나의 모드에서, TXC_DIR 이 하이일 때, 래치(17)는 입력 펄스에 의해 클리어되며 카운트(21)가 카운터 16에 도달할 때 리셋된다, 래치(18)의 출력이 하이가 되려면 래치(17)의 출력이 하이가 되어야 하므로, 카운터(21)의 출력은 비트 셀 주기의 분수동안 바람직하게는 1/2동안 수신된 IR 신호를 차단하는데 사용된다. 이 주기동안 어떠한 입력 IR펄스도 차단되고 거부될 것이다. 두 번째 모드에서, TXC_DIR 라인이 로우일 때, 래치(17)의 출력은 강제적으로 하이가 된다. 따라서, 카운터(21)는 입력 펄스를 차단하지는 못하고, 어떠한 IR 활동이 검출되지 않는한 계속적으로 동작한다. 그러나, 래치(19)의 출력이 하이로 펄스할 때 각각의 입력 IR 펄스는 카운터(21)를 리셋한다 카운터(21)의 최대 유효 비트는 라인(22)을 통해 직렬 제어기(24)의 수신 클럭 입력으로 제공되며, 수신된 데이터와 동일 위상의 클럭 신호를 제공한다. 4비트 카운터가 사용되기 때문에, 카운터(21)는 16X 오버샘플링 위상 동기 루프(16x oversampling phase lock loop)로서 동작하며, 플래시 NRZI 복조가 클럭 주파수의 1/16까지의 속도로 동작하도록 허용한다. ASIC의 구현에서, 클럭 주파수를 36.86MHz로하여 제3도의 회로를 활용하면, 최대 플래시 NRZI 데이타 전송 속도는 따라서 36.86MHz/16 혹은 2.34Mbps가 될 것이다.

플래시 NRZI 변조를 본 발명의 방법에 따라 이용하므로서 다양한 장점을 성취할 수 있다. 예를 들면, 일 장점은 이러한 플래시 NRZI 변조는 어느 정도의 노이즈 보호를 제공한다는 것이다. 노이즈 펄스가 수신되는 경우, 수신 라인 레벨은 비트 셀당 한번(once per bit cell) 이상 변할 수도 있다. 그러나, 제어기(24)내의 디지탈 위상 동기 루프는 입력 데이터 주파수상에서 동기(lock)되므로, 디지탈 위상 동기 루프가 비트 셀의 경계에서만 레벨 전이가 검사되도록 설계된다면, 가외의 반전(extra inversion)이 필터될 수도 있다. 노이즈 펄스가 비트 셀 경계와 일치한다면, 문제가 남겠지만, 이러한 기법은 데이터의 에러발생 가능성을 경감시킬 것이다.

이러한 플래시 NRZI 변조의 두 번째 장점은 기존의 값싼 직렬 통신 제어기를 사용하여 지극히 용이하게 구현할 수 있다는 점이다. 데이터 속도와 동기화된 클럭 소스를 요구하는 IRDA 변조 방안과는 상이하게, 플래시 NRZI 방안은 소수의 구성요소를 사용하여 완전히 비동기적으로 구현될 수 있다. (NRZI 포맷으로 SDLC 데이터프레임을 발생하는) 표준 직렬 제어기를 포함하는 기존의 다수의 시스템은 단순히 플래시 펄스 발생 회로 및 토글 플립플롭만을 부가하므로서 플래시 NRZI 변조를 포함할 수 있다. 동기화 클럭 소스는 필요하지 않으며, 단지 전송 및 수신 데이터 라인에 대한 액세스만이 요구된다. 또한, NRZI 포맷된 데이터 변조가 NRZ 포맷의 데이터 변조에 비해 바람직하다. 왜냐하면, 공통적으로 사용가능한 제어기는 다수의 전이를 갖는 데이터의 NRZI 에지로 부터의 입력 데이터를 추적(track)할 수 있기 때문이며, 이는 동기 포맷의 NRZ 데이터에서는 가능하지 않다.

이러한 플래시 NRZI 변조의 세 번째 장점은 이 변조를 채용한 시스템은 하드웨어를 추가하지 않고서도 IRDA 변조와의 역호환가능(backward compatible)할 수 있다는 것이다. 플래시 NRZI 변조 방안은 본질적으로 데이터 스트림에서 0이 검출될때마다 플래시를 발생한다. 이러한 플래시의 발생은 각각의 0비트 마다 플래시를 발생하는 IRDA 표준과 일치한다. 본 발명의 플래시 NRZI 시스템은 따라서 통신 제어기가 비동기 데이터 전송을 지원하는 한 IRDA 표준 장치와 함께 동작할 수 있다.

본 명세서에 개시된 IR 모뎀을 갖는 NRZI는 특히 본 명세서에 참조로서 인용되는 함께 계류중인 특허 출원 제95-34824호에 개시된 호환가능한 멀티프로토콜 지향형 적외선 무선 통신 제어기(Interoperable Multiprotocol Directed Infrared Wireless Communication Controller)에서 사용되기에 적합하다. 이 모뎀은 또한 NRZI 변조를 이용하는 어떠한 응용에서 사용될 수 있다. 본 발명의 플래시 NRZI 변조는 IRDA 프로토콜의 고속 확장(high speed extension)을 제공한다.

이상 본 발명이 바람직한 실시예에 따라 구체적으로 설명되었지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 사상 및 범주를 이탈하지 않는 범위내에서 여러 가지로 변경 가능함은 물론이다.

Claims (23)

1. 디지탈 데이터 스트림(digital data stream)을 변조하고 비동기 통신 모드 및 동기 통신 모드(the asynchronous mode and synchronous mode of communication) 모두와 호환가능한 변조된 출력을 발생하는 시스템에 있어서, 디지탈 데이터 스트림에서 5개의 연속적인 1비트(five consecutive 1-bits)가 검출될 때마다 상기 데이터 스트림에 0비트를 삽입하는 수단과; 상기 0비트를 포함하는 디지탈 데이터 스트림을 NRZI 포맷으로 인코딩하는 수단과; 상기 NRZI 포맷된 데이터에 응답하여, 상기 NRZI 포맷의 데이터에서 전이(a transition)가 발생할 때마다 플래시 펄스(a Flash pulse)를 발생하여, 동기 및 비동기 모드 호환가능 변조 출력(a synchronous and asynchronous mode compatible modulated output)이 발생하도록 하는 수단을 포함하는 디지탈 데이터 스트림 변조 및 변조 출력 발생 시스템.
2. 제1항에 있어서, 상기 플래시 펄스 발생 수단은, 상기 데이터 스트림의 비트 속도에 따라, 비트 셀 폭의 분수(a fraction of a bit cell width)로 펄스 폭을 설정하는 수단을 포함하는 디지탈 데이터 스트림 변조 및 변조 출력 발생 시스템.
3. 제2항에 있어서, 비트 셀 주기의 1/4(1/4 of a bit cell period)동안 상기 펄스를 연장(extend)하는 수단을 더 포함하는 디지탈 데이터 스트림 변조 및 변조 출력 발생 시스템.
4. 제1항에 있어서, 상기 인코딩 및 발생 수단을 제어하는 클럭 속도를 갖는 클럭 수단과; 플래시 펄스 지속 시간(the Flash pulse duration)을 상기 비트 전송 속도의 분수로 감소시키기 위해 상기 데이터 스트림의 비트 전송 속도와 무관하게 상기 클럭 속도를 조정하는 수단을 더 포함하는 디지탈 데이터 스트림 변조 및 변조 출력 발생 시스템.
5. 제1항에 있어서, 상기 플래시 펄스를 디코딩하는 복조 수단을 더 포함하며, 상기 복조 수단은, 상기 플래시 펄스를 검출하는 수단과; 상기 검출 수단에 의해 플래시 펄스가 검출될 때마다 상태를 변화시키는 로직 수단을 더 포함하는 디지탈 데이터 스트림 변조 및 변조 출력 발생 시스템.
6. 제5항에 있어서, 상기 복조 수단은, 상기 검출 수단에 접속되어 상기 비트 셀 주기의 1/2 동안 상기 플래시 펄스의 검출을 차단(block)하여, 상기 주기동안에는 어떠한 입력 플래시 펄스도 차단되고 거부(reject)되도록 하는 수단을 더 포함하는 디지탈 데이터 스트림 변조 및 변조 출력 발생 시스템.
7. 제5항에 있어서, 상기 복조 수단은, 상기 입력 데이터 주파수에 동기(lock)하는 디지탈 위상 동기 루프(digital phase locked loop)와; 상기 디지탈 위상 동기 루프가 비트 셀의 경계(the boundary of a bit cell)에서만 상기 데이터 내에서의 레벨 전이를 검사하도록 야기하는 수단을 더 포함하는 디지탈 데이터 스트림 변조 및 변조 출력 발생 시스템.
8. IR 통신의 비동기 IRDA 모드 및 동기 모드 모두에 호환가능한 방법으로 디지탈 IR 통신 링크를 제어하는 시스템에 있어서, 디지탈 데이터 스트림을 NRZI 포맷으로 인코딩하는 수단과; 상기 인코딩 수단에 의한 인코딩에 앞서서, 상기 데이터 스트림에서 5개의 연속적인 1이 발생할 때마다 상기 스트림내에 0비트를 삽입하는 수단과; 상기 NRZI 포맷된 데이터내의 전이를 검출하는 수단과; 상기 검출 수단에 연결되어 상기 NRZI 포맷된 데이터에서 전이가 검출될 때마다 전기적 플래시 펄스를 발생하는 수단과; 상기 전기적 플래시 펄스에 응답하여 이 펄스에 따라 IR 라이트 펄스(IR light pulses)를 발생하는 수단을 포함하는 디지탈 적외선 통신 링크 제어 시스템.
9. 제8항에 있어서 상기 플래시 펄스 발생 수단은, 상기 데이터 스트림의 비트 속도에 따라, 비트 셀 폭의 분수로 펄스 폭을 설정하는 수단을 포함하는 디지탈 적외선 통신 링크 제어 시스템.
10. 제8항에 있어서, 상기 인코딩 및 발생 수단을 제어하는 클럭 속도를 갖는 클럭 수단과; 플래시 펄스 지속 시간을 상기 비트 전송 속도의 분수로 감소시키기 위해 상기 데이터 스트림의 비트 전송 속도와 무관하게 상기 클럭 속도를 조종하는 수단을 더 포함하는 디지탈 적외선 통신 링크 제어 시스템.
11. 제8항에 있어서, 상기 IR 라이트 펄스에 응답하여 상기 플래시 펄스를 디코딩하는 수단과; 상기 IR 라이트 펄스를 검츨하는 수단과; IR 라이트 펄스가 검출될 때마다 상태를 변화시키는 로직수단을 더 포함하는 디지털 적외선 통신 링크 제어 시스템.
12. 제11항에 있어서, 상기 비트 주기의 분수동안 상기 검출 수단에 의한 IR 라이트 펄스의 검출을 차단하여, 상기 분수 주기동안에는 어떠한 입력 IR 라이트 펄스도 차단되며 거부되도록 하는, 상기 복조 장치내의 카운터 수단 (counter means)을 더 포함하는 디지탈 적외선 통신 링크 제어 시스템.
13. 제11항에 있어서, 상기 복조 수단은 입력 데이터 주파수에 동기하는 디지탈 위상 동기 루프와; 상기 디지탈 위상 동기 루프가, 비트 셀의 경계에서만 상기 데이터내의 레벨 전이를 검사하도록 야기하는 수단을 더 포함하는 디지탈 적외선 통신 링크 제어 시스템.
14. 통신의 비동기 모드 및 동기 모드 모두와 호환가능한 통신 링크의 변조 방법에 있어서, 디지탈 데이터 스트림을 NRZI 포맷으로 인코딩하는 단계와;상기인코딩에 앞서서, 상기 스트림에서 5개의 연속적인 1이 검출될 때마다 상기 스트림내에 0비트를 삽입하는 단계와; 상기 NRZI 포맷 데이터에서 전이가 검출될 때마다 플래시 펄스를 발생하는 단계를 포함하는 통신링크 변조 방법.
15. 제14항에 있어서, 상기 플래시 펄스의 폭은 상기 데이터 스트림의 비트 속도에 따라서 비트 셀 폭의 분수로 설정되며, 비트 셀 주기의 1/4 동안 상기 펄스를 연장하는 단계를 더 포함하는 통신 링크 변조 방법.
16. 제14항에 있어서, 상기 인코딩 및 발생 단계를 제어하는 클럭 속도를 사용하는 단계와, 상기 클럭 속도를 데이터 스트림 비트 전송 속도와는 무관하게 조정하여 플래시 펄스 지속 시간이 상기 데이터 스트림 비트 속도의 분수로 설정될 수도 있도록 하는 단계를 더 포함하는 통신 링크 변조 방법.
17. 제14항에 있어서, 상기 플래시 펄스를 검출하므로서 상기 플래시 펄스를 디코딩하는 단계와, 플래시 펄스가 검출될 때마다 로직 구성 요소(a logic element)의 상태를 변화시키는 단계를 더 포함하는 통신 링크 변조 방법.
18. 제17항에 있어서, 상기 플래시 펄스를 검출할 때, 상기 비트 주기의 분수동안 플래시 펄스의 검출을 차단하는 단계와, 상기 분수 주기동안 어떠한 입력 플래시 펄스도 차단되고 거부되도록 하는 단계를 더 포함하는 통신 링크 변조 방법.
19. 제14항에 있어서, 상기 입력 데이터 주파수에 동기하는 디지탈 위상 동기 루프를 사용하는 단계와, 상기 디지탈 위상 동기 루프가 비트 셀의 경계에서만 상기 데이터내의 레벨 전이를 검사하도록 야기하는 단계를 더 포함하는 통신 링크 변조 방법.
20. 제14항에 있어서, 상기 통신 링크의 IR 통신 링크이며, 상기 통신 모드는 IR 통신의 비동기 IRDA 모드 및 동기 모드인 통신 링크 변조 방법.
21. 포맷팅전에 데이터내에서 5개의 연속적인 1비트가 검출될 때마다 삽입된는 0비트를 포함하는 NRZI 포맷된 데이터(NRZI formatted data)에서의 전이에 응답하여 발생된 플래시 펄스를 디코드하는 복조기에 있어서, 상기 플레시 펄스를 수신하는 수단과; 상기 수신 수단에 의한 상기 플래시 펄스의 수신을 검출하는 수단과; 상기 검출 수단에 의해 플래시 펄스가 검출될 때마다 상태를 변화시키는 로직 수단을 포함하는 플래시 펄스 디코드 복조기.
22. 제21항에 있어서, 상기 플래시 펄스는 비트 셀 폭의 분수인 펄스 폭을 가지며, 상기 검출 수단에 접속되어 상기 비트 셀 주기의 1/2 동안 상기 플래시 펄스의 검출을 차단하고, 이에 의해 상기 1/2 주기동안 어떠한 입력 플래시 펄스도 차단하고 거부하는 수단을 더 포함하는 플래시 펄스 디코드 복조기.
23. 제21항에 있어서, 상기 입력 데이터 주파수에 동기하는 디지탈 위상 동기 루프와; 상기 디지탈 위상 동기 루프가 비트 셀의 경계에서만 상기 데이터내의 레벨 전이를 검사하도록 야기하는 수단을 더 포함하는 플래시 펄스 디코드 복조기.