KR0162597B1 - Method for fabricating a capacitor of semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000003990 capacitor Substances 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000003860 storage Methods 0.000 claims abstract description 41
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 15
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005137 deposition process Methods 0.000 claims abstract description 10
- 238000004519 manufacturing process Methods 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 46
- 239000010410 layer Substances 0.000 description 18
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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Abstract
본 발명은 POCl3의 침적공정을 이용하여 캐패시터 면적을 증대시켜 충분한 캐패시턴스를 얻을 수 있는 반도체장치의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device which can obtain a sufficient capacitance by increasing the capacitor area by using the deposition process of POCl 3 .
본 발명의 반도체장치의 캐패시터 제조방법은 반도체 기판으로 소정 도전형을 갖는 불순물을 이온주입하여 불순물 영역을 형성하는 공정과, 기판상에 제1절연막을 형성하는 공정과, 불순물 영역상부의 제1절연막을 식각하여 스토리지 노드용 콘택을 형성하는 공정과, 스토리지 노드 콘택을 통해 불순물 영역과 연결되는 스토리지 노드를 형성하는 공정과, POCl3침적공정을 이용하여 스토리지 노드에 다수의 필라를 형성하는 공정과, 다수개의 필라를 갖는 스토리지 노드의 표면상에 유전체막을 형성하는 공정과, 유전체막상에 플레이트 전극을 형성하는 공정을 포함한다.In the method of manufacturing a capacitor of a semiconductor device of the present invention, a process of forming an impurity region by ion implanting an impurity having a predetermined conductivity into a semiconductor substrate, a process of forming a first insulation film on the substrate, and a first insulation film on the impurity region Forming a contact for the storage node by etching the method; forming a storage node connected to the impurity region through the storage node contact; forming a plurality of pillars in the storage node using the POCl 3 deposition process; Forming a dielectric film on the surface of the storage node having a plurality of pillars; and forming a plate electrode on the dielectric film.
Description
제1도(a)-(g)는 본 발명의 실시예에 따른 반도체장치의 캐패시터 형성공정도.1 (a)-(g) are process diagrams of capacitor formation of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
11 : 반도체기판 12 : 불순물 영역11 semiconductor substrate 12 impurity region
13 : 제1절연막 14 : 스토리지 노드용 콘택13: first insulating layer 14: contact for storage node
15 : 스토리지 노드 16 : 제2절연막15: storage node 16: second insulating film
17 : 폴리실리콘막 18 : 산화막17 polysilicon film 18 oxide film
19 : 필라 20 : 유전체막19: pillar 20: dielectric film
21 : 플레이트전극21: plate electrode
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 캐패시터의 유효면적을 증대시켜 충분한 캐패시턴스를 확보할 수 있는 반도체장치의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a capacitor of a semiconductor device capable of securing a sufficient capacitance by increasing the effective area of the capacitor.
반도체 DRAM에 있어서, 충분한 캐패시턴스를 확보하기 위한 노력은 크게 2가지 방향으로 추진되고 있다. 첫 번째는 캐패시터의 유효면적을 늘리기 위한 방법이고, 두 번째는 캐패시터 유전체막을 위한 고유전막질의 개발이다.In semiconductor DRAMs, efforts to secure sufficient capacitance have been promoted in two directions. The first is to increase the effective area of the capacitor, and the second is to develop high dielectric film quality for the capacitor dielectric film.
특히, 첫 번째 방법인 캐패시터의 유효면적을 증대시키기 위한 방법으로는 스토리지 노드를 반구형태로 형성하는 방법 또는 박막의 질화막에 습식 산화막 형성공정을 수행하여 미세핀홀(micro pinhole)을 발생시켜 스토리지 노드를 형성하는 방법 등 상당히 많은 방법이 계속하여 연구, 개발되고 있다.In particular, a method for increasing the effective area of a capacitor, which is a first method, is to form a storage node in a hemispherical form, or to perform a wet oxide film formation process on a nitride film of a thin film to generate micro pinholes to form a storage node. A great number of methods, such as forming methods, are continuously researched and developed.
캐패시터의 유효면적을 증대시키는 방법 중 스토리지 노드를 반구형태로 형성하는 방법은 반구형태의 도핑되지 않은 폴리실리콘막을 도핑시켜 주어야 하는 공정상의 어려움이 뒤따르고 있다.Among the methods of increasing the effective area of a capacitor, a method of forming a storage node in a hemispherical shape is accompanied by a process difficulty of doping a hemispherical undoped polysilicon film.
또한, 도핑된 폴리실리콘막을 이용하여 반구형태의 스토리지 노드를 형성하는 경우에는 실리콘의 이동(migration)이 억제되어 반구형태가 잘 형성되지 않고, 형성된 반구형태에 불순물을 도핑시키기 위하여 이온주입공정이나 POCl3의 침적공정을 수행시 반구형태가 무너지는 문제점이 있었다.In addition, in the case of forming a hemispherical storage node using a doped polysilicon film, the migration of silicon is suppressed so that the hemisphere is not well formed, and an ion implantation process or POCl is used to dope impurities into the formed hemisphere. There was a problem that the hemispherical shape collapsed when performing the deposition process of 3 .
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, POCl3의 침적공정을 이용하여 캐패시터 면적을 증대시켜 충분한 캐패시턴스를 얻을 수 있는 반도체장치의 캐패시터 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art as described above, an object of the present invention is to provide a capacitor manufacturing method of a semiconductor device that can obtain a sufficient capacitance by increasing the capacitor area by using the deposition process of POCl 3 .
상기 목적을 달성하기 위한 본 발명의 반도체장치의 캐패시터 제조방법은 반도체 기판으로 소정 도전형을 갖는 불순물을 이온주입하여 불순물 영역을 형성하는 공정과, 기판상에 제1절연막을 형성하는 공정과, 불순물 영역상부의 제1절연막을 식각하여 스토리지 노드용 콘택을 형성하는 공정과, 스토리지 노드 콘택을 통해 불순물 영역과 연결되는 스토리지 노드를 형성하는 공정과, POCl3침적공정을 이용하여 스토리지 노드에 다수의 필라를 형성하는 공정과, 다수개의 필라를 갖는 스토리지 노드의 표면상에 유전체막을 형성하는 공정과, 유전체막상에 플레이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.A method of manufacturing a capacitor of a semiconductor device of the present invention for achieving the above object is a step of forming an impurity region by ion implantation of an impurity having a predetermined conductivity into a semiconductor substrate, a step of forming a first insulating film on the substrate, and Forming a contact for the storage node by etching the first insulating layer over the region, forming a storage node connected to the impurity region through the storage node contact, and depositing a plurality of pillars in the storage node by using a POCl 3 deposition process. And forming a dielectric film on the surface of the storage node having a plurality of pillars, and forming a plate electrode on the dielectric film.
상기의 스토리지 노드에 다수의 필라를 형성하는 공정은 스토리지 노드를 포함한 제1절연막상에 제2절연막을 형성하는 공정과, 제2절연막(16)상에 폴리실리콘막을 형성하는 공정과, POCl3침적공정을 수행하여 폴리실리콘막의 결정입계를 따라 산화막을 형성하는 공정과, 상기 산화막(18)과 그 하부의 제2절연막을 순차 제거하여 스토리지 노드를 노출시키는 공정과, 폴리실리콘막을 식각함과 동시에 노출된 스토리지 노드를 식각하는 공정과, 남아있는 제2절연막을 식각하여 스토리지 노드에 다수개의 필라를 형성하는 공정을 포함하는 것을 특징으로 한다.The forming of the plurality of pillars in the storage node may include forming a second insulating film on the first insulating film including the storage node, forming a polysilicon film on the second insulating film 16, and depositing POCl 3. Performing a process to form an oxide film along the grain boundaries of the polysilicon film, sequentially removing the oxide film 18 and a second insulating film under the polysilicon film, exposing a storage node, and etching and simultaneously exposing the polysilicon film. And forming a plurality of pillars in the storage node by etching the remaining second insulating layer.
이하 본 발명의 실시예를 첨부 도면에 의거하여 상세히 설명한다.Embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
제1도(a)-(e)는 볼 발명의 실시예에 따른 반도체장치의 캐패시터 형성공정도를 도시한 것이다.1 (a)-(e) illustrate a process for forming a capacitor of a semiconductor device according to an embodiment of the present invention.
제1도(a)와 같이, 반도체 기판(11)으로 소정의 도전형을 갖는 불순물을 이온주입하여 소오스/드레인용 불순물 영역(12)을 형성하고, 기판(11)상에 BPSG 막과 같은 층간절연용 제1절연막(13)을 형성한다. 불순물 영역(12)상부의 제1절연막(13)을 식각하여 스토리지 노드용 콘택(14)을 형성한다.As shown in FIG. 1A, an impurity having a predetermined conductivity is ion-implanted into the semiconductor substrate 11 to form source / drain impurity regions 12, and an interlayer such as a BPSG film is formed on the substrate 11. An insulating first insulating film 13 is formed. The first insulating layer 13 on the impurity region 12 is etched to form the storage node contact 14.
제1도(b)와 같이, 기판 전면에 폴리실리콘막을 증착하고 패터닝하여, 스토리지 노드 콘택(14)을 통해 불순물 영역(12)과 연결되는 스토리지 노드(15)를 형성한다. 그리고, 스토리지 노드(15)를 포함한 제1절연막(13)상에 산화막과 같은 제2절연막(16)을 100내지 1000Å의 두께로 형성하고, 그 위에 폴리실리콘막(17)을 100내지 700Å의 두께로 증착한다.As illustrated in FIG. 1B, a polysilicon film is deposited and patterned on the entire surface of the substrate to form the storage node 15 connected to the impurity region 12 through the storage node contact 14. A second insulating film 16, such as an oxide film, is formed on the first insulating film 13 including the storage node 15 to a thickness of 100 to 1000 GPa, and the polysilicon film 17 is 100 to 700 GPa thereon. To be deposited.
여기서, 제2절연막(16)의 형성시, 저압 화학기상법(LPCVD, Low Pressure Chemical Vapor Deposition) 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 이용하여 증착하거나 또는 산화공정을 수행하여 형성한다.Here, when the second insulating layer 16 is formed, it is formed by deposition using a low pressure chemical vapor deposition (LPCVD) or a chemical vapor deposition (CVD, Chemical Vapor Deposition) or by performing an oxidation process.
그리고, 폴리실리콘막(17)대신에 비정질 실리콘막을 사용할 수도 있다.An amorphous silicon film may be used instead of the polysilicon film 17.
제1도(c)와 같이, 단결정 실리콘막을 기준으로 하여 면저항(Rs)이 30내지 100Ω/?이 되도록 POCl3공정을 수행한다.As shown in FIG. 1C, the POCl 3 process is performed such that the sheet resistance Rs is 30 to 100 Ω /? Based on the single crystal silicon film.
POCl3의 침적공정을 수행하면 폴리실리콘막(17)의 결정입계(grain boundary)를 따라서 SiO2, P2O5와 같은 산화막(18)이 형성된다. POCl3를 많이 침적하면 할수록 산화막(18)은 더욱 성장하게 된다. 이에 따라 산화막(18)과 폴리실리콘막(17)은 서로 섬(island)형태로 존재하게 된다.When deposition of POCl 3 is performed, oxide films 18 such as SiO 2 and P 2 O 5 are formed along the grain boundaries of the polysilicon film 17. The more POCl 3 is deposited, the more the oxide film 18 grows. As a result, the oxide film 18 and the polysilicon film 17 are present in an island form.
폴리실리콘막의 증착온도, 두께 및 POCl3의 침적온도, 시간 등을 적절히 조절하여 주면 결정입계에서 먼저 발생되는 산화막의 크기를 조절하는 것이 가능하다.By appropriately adjusting the deposition temperature, thickness of the polysilicon film, deposition temperature of POCl 3 , time, etc., it is possible to control the size of the oxide film that is first generated at the grain boundaries.
제1도(d)와 같이, POCl3의 침적공정에 따라 형성된 산화막(18)을 습식 또는 건식식각법을 이용하여 제거하고, 이어서 그 하부의 제2절연막(16)을 식각하여 스토리지 노드(15)를 노출시킨다. 제1도(d)에서는, 산화막(16)을 모두 제거하였으나, 후속공정에 의해 형성되는 필라(pillar)의 크기를 조절하기 위하여 산화막의 식각 양을 조절할 수 있다.As illustrated in FIG. 1D, the oxide layer 18 formed by the deposition process of POCl 3 is removed using a wet or dry etching method, and then the second insulating layer 16 below is etched to etch the storage node 15. ). In FIG. 1 (d), all of the oxide film 16 is removed, but the amount of etching of the oxide film may be adjusted to control the size of the pillar formed by a subsequent process.
즉, POCl3의 침적공정에 따라 형성된 산화막(18)은 스토리지 노드(15)상에 형성된 제2절연막(17)보다 작은 두께로 형성되므로, 이 두께차이를 이용하여 제2절연막(16)을 전부 식각하거나 또는 부분 식각하는 것이 가능하다.That is, since the oxide film 18 formed by the deposition process of POCl 3 is formed to have a thickness smaller than that of the second insulating film 17 formed on the storage node 15, the second insulating film 16 is entirely formed using this thickness difference. It is possible to etch or partially etch.
제1도(e)와 같이, 제2절연막(16)상에 남아있는 폴리실리콘막(17)을 식각함과 동시에 상기의 노출된 스토리지 노드(15)를 식각한 후, 제1도(f)와 같이 남아있는 제2절연막(16)을 습식식각 또는 건식식각법을 이용하여 제거하면 다수의 필라(19)를 갖는 스토리지 노드(15)가 얻어진다.As shown in FIG. 1 (e), the polysilicon layer 17 remaining on the second insulating layer 16 is etched and the exposed storage node 15 is etched. When the remaining second insulating layer 16 is removed by wet etching or dry etching, the storage node 15 having a plurality of pillars 19 is obtained.
폴리실리콘막(17)의 식각공정시 폴리실리콘막(17)하부의 제2절연막(16)을 이용하여 폴리실리콘막(17)의 식각시간을 조절하여 주면 스토리지 노드(15)의 식각깊이도 조절되므로, 원하는 깊이를 갖는 필라(19)를 형성할 수 있다.During the etching process of the polysilicon layer 17, the etching time of the polysilicon layer 17 is controlled by using the second insulating layer 16 under the polysilicon layer 17 to control the etching depth of the storage node 15. Thus, the pillars 19 having the desired depth can be formed.
그리고, 폴리실리콘막(18)의 식각공정시 그 하부의 제2절연막(16)은 식각정지층으로서의 역할을 한다.In the etching process of the polysilicon layer 18, the second insulating layer 16 under the polysilicon layer 18 serves as an etch stop layer.
제1도(g)와 같이, 필라구조를 갖는 스토리지 노드(15)의 전 표면에 유전체막(20)을 형성하고, 그 위에 플레이트 전극(21)을 형성하면 본 발명의 실시예에 따른 반도체장치의 캐패시터가 얻어진다.As shown in FIG. 1G, when the dielectric film 20 is formed on the entire surface of the storage node 15 having the pillar structure and the plate electrode 21 is formed thereon, the semiconductor device according to the embodiment of the present invention is used. The capacitor of is obtained.
상기한 바와 같은 본 발명에 따르면, POCl3의 침적공정을 이용하여 스토리지 노드를 필라구조로 형성하여 줌으로써, 종래의 도핑문제를 자동적으로 해결하여 줄 수 있으며, 캐패시터의 면적을 증대시켜 충분한 캐패시턴스를 확보할 수 있는 이점이 있다.According to the present invention as described above, by forming the storage node in the pillar structure using the deposition process of POCl 3 , it is possible to automatically solve the conventional doping problem, and to increase the area of the capacitor to secure sufficient capacitance There is an advantage to this.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037140A KR0162597B1 (en) | 1995-10-25 | 1995-10-25 | Method for fabricating a capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037140A KR0162597B1 (en) | 1995-10-25 | 1995-10-25 | Method for fabricating a capacitor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970024321A KR970024321A (en) | 1997-05-30 |
| KR0162597B1 true KR0162597B1 (en) | 1998-12-01 |
Family
ID=19431314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950037140A KR0162597B1 (en) | 1995-10-25 | 1995-10-25 | Method for fabricating a capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0162597B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239450B1 (en) * | 1997-02-19 | 2000-02-01 | 김영환 | Method for manufacturing of semiconductor device |
-
1995
- 1995-10-25 KR KR1019950037140A patent/KR0162597B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970024321A (en) | 1997-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
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