KR0162142B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 불순물이온 주입영역과 게이트 전극을 동시에 접속하기 위한 콘택 홀 형성시에 질화막을 식각 정지층으로 하여 폴리실리콘막을 제거함으로써 설계 여유도를 확보할 수 있는 반도체 소자 제조방법에 관한 것으로서, 실리콘 기판 상에 소정의 게이트 산화막 및 게이트 전극을 형성하고 전체 구조의 상부에 질화막 및 폴리실리콘막을 순차적으로 증착하는 단계, 비등방성 식각법에 의해 식각하여 폴리실리콘막 스페이서를 형성하고 고농도 불순물을 이온주입하여 고농도 불순물 영역을 형성하는 단계, 전체 구조의 상부에 절연용 산화막을 증착하고 콘택 홀을 형성하는 단계, 비등방성 식각법으로 폴리실리콘 스페이서를 제거하고 저농도 불순물을 이온주입하여 저농도 불순물영역을 형성하는 단계 및 노출된 질화막을 비등방성 식각하고 소정 패턴의 금속 배선막을 형성하는 단계로 이루어져서 질화막에 의해 게이트 전극이 식각되는 현상이 방지됨으로써 반도체 소자에 손상을 입히지 않고 설계 여유도를 확보할 수 있으므로 제조 수율의 향상과 반도체 소자의 특성 및 신뢰성이 향상될 수 있다.
Description
제1도는 종래의 콘택 홀을 나타내는 평면도.
제2도는 (a)와 (b)는 종래의 반도체 소자 제조방법의 공정도.
제3도의 (a) 내지 (e)는 본 발명에 따른 반도체 소자 제조방법의 공정도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 실리콘 기판 2,12 : 게이트 산화막
3,13 : 게이트 전극 14 : 질화막
4,15 : 폴리실리콘막 스페이서 16 : 고농도 불순물영역
6,17 : TEOS 산화막 7,18 : 콘택 홀
19 : 저농도 불순물영역 20 : 금속 배선막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 불순물이온 주입영역과 게이트 전극을 동시에 접속하기 위한 콘택 홀 형성시 게이트 절연막의 유실을 방지함으로써 소자의 전기적 특성을 개선하고, 공정 여유도를 확보할 수 있는 반도체 소자 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자 중 가장 빠른 스피드를 가지고 있으며, 리프레쉬(refresh)해야 하는 번거러움이 존재하지 않는 SRAM(static random access memories) 소자는 DRAM(dynamic random access memories)에 비하여 설계가 용이하며, 잠재적인 문제가 적게 발생하는 장점을 갖는 메모리 소자이다.
이러한 SRAM 소자의 구성은 인버터(inverter)를 크로스커플(crosscouple)하여 이들 통과 트랜지스터에 의해 비트라인과 연결되어 있다. 또한 풀 다운(pull down) 및 통과 트랜지스터의 드레인 누설저항을 방지하기 위하여 부하 디바이스가 연결된다. 이 부하 디바이스는 도핑이 이루어지지 않은 폴리 실리콘을 연결한 저항 소자로 쓰이기도 하고, 대체적으로는 게이트 전극과 소오스 전극이 연결되어 있는 MOS 소자가 이용된다.
상기의 게이트 전극과 소오스 전극이 연결되어 있는 MOS 소자를 제조하기 위하여 종래에는 게이트, 소오스, 드레인 등의 전극의 기본 전극 상에 절연막을 형성하고 상기 게이트 전극과 소오스 전극을 동시에 노출시키는 방법이 제시되었다. 이를 도면에 의거하여 설명하면 먼저, 제1도는 게이트 전극과 소오스 전극의 동시 접촉을 위하여 형성한 콘택 홀의 평면도 이고, 제2도 (a) 및 (b)는 상기 콘택 홀을 형성하기 위한 공정도이다.
우선, 제2도 (a)에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 산화막(2)을 형성하고, 그 상부에 게이트 전극(3)을 형성한 다음 소정의 형태로 패턴화 한다. 그 후, LDD(ligltly doped drain) 구조를 형성하기 위하여 게이트 양측단의 소정 영역에 저농도 불순물을 주입하고, 다시 전체 구조 전면에 스페이서용 절연막을 형성하고, 이를 블랭킷 식각을 진행하여 게이트 전극 양 측벽에 산화막 스페이서(4)를 형성한 후에, 상기 산화막 스페이서를 이온 주입 마스크로 하여 고농도 불순물을 주입하여 불순물 영역을 형성한다. 그 다음에 전체 구조의 상부에 절연용 산화막으로 TEOS 산화막(6)을 형성하고, 사진 식각법으로 게이트 전극과 소오스 전극이 동시에 노출되도록 콘택 홀(7)을 형성한다.
그 후, 제2도(b)에 도시된 바와같이, 상기 콘택 홀(7)의 공정 여유도를 확보하기 위하여 케미컬을 이용한 습식 식각법으로 상기 산화막 스페이서(4)를 제거한다.
그러나 상기 콘택 홀와 설계 여유도를 확보하기 위하여 습식 식각에 의하여 산화막 스페이서를 제거하는데 있어서, 게이트 산화막의 일부도 유실되어 언더 컷이 발생되어 반도체 소자의 특성 및 신뢰성에 나쁜 영향을 주고, 또한 제조 수율이 감소되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위해 안출된 본 발명은, 게이트 산화막에 손상을 주지않고 콘택 홀의 설계 여유도를 확보할 수 있는 반도체 소자 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위해 된 발명은, 실리콘 기판 상에 소정의 게이트 산화막 및 게이트 전극을 형성하고 전체 구조의 상부에 질화막 및, 폴리실리콘막을 순차적으로 증착하는 단계, 비등방성 식각빕에 의해 식각하여 폴리실리콘막 스페이서를 형성하고 고농도 불순물을 이온주입하여 고농도 불순물영역을 형성하는 단계, 전체 구조의 상부에 절연용 산화막을 증착하고 콘택 홀을 형성하는 단계, 비등방성 식각법으로 폴리실리콘 스페이서를 제거하고 저농도 불순물을 이온주입하여 저농도 불순물영역을 형성하는 단계 및 노출된 질화막을 비등방성 식각하고 소정 패턴의 금속 배선막을 형성하는 단계로 이루어진 것을 특징으로 한다.
상기 비등방성 식각법에 의한 폴리실리콘 스페이서 헝성 단계에서 상기 질화막을 식각 정 지층으로 사용하며, 폰리신리콘막 스페이서 제거시에 10,000-15,000㏄의 HNO3, 1,000-1,500㏄의 CH3COOH, 100-500㏄의 HF 및 5,000-7,000㏄의 탈이온수의 혼합 용액을 사용한다.
그리고 상기 고농도 불순물은 비소(As) 인자를 50-100 KeV, 1×1014-1×1019원자/㎠의 조건으로 이온주입하고, 저농도 불순물은 인(P) 원자를 30-70KeV, 1×1012-1×1017원자/㎠의 조건으로 이온주입한다.
또한, 상기 노출된 질화막을 비등방성 식각할 때 과도식각하여 실리콘 기판 및 게이트 전극의 일부를 동시에 제거한다.
이하, 본 발명의 바림직한 실시예를 첨부도면에 의거하여 상세히 설명한다.
제3도의 (a) 내지 (e)는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정도이다.
(a)에 도시된 바와 같이 실리콘 기판(11) 상에 소정 패턴의 게이트 산화막(12) 및 게이트 전극(13)을 형성한 다음, 100-500Å.정도의 두께로 질화막(14)을 전체 구조의 상부에 증착한다.
그 다음, (b)에 도시된 바와 같이 전체 구조의 상부에 1,000-2,000Å 정도의 두께로 폴리실리콘막을 증착한 다음, 상기 잘화막(14)을 식각 정지층으로 비등방성 식각하여 폴리실리콘막 스페이서(15)를 형성하고, 비소(As)와 같은 고농도 불순물을 50-100KeV, 1×1014-1×1019인자/㎠의 조건으로 이온주입한다.
그 다음, (c)에 도시된 바와 같이 전체 구조의 상부에 2,500-3,500Å 정도의 두께로 TEOS 산화막(17)을 증착한다. 상기 질화막(14)의 일부와 폴리실리콘 스페이서(15)를 식각 정지층으로 사용하여 게이트 전극과 소오스 영역이 동시에 노출될 수 있도록 사진 식각법으로 소정의 콘택 홀(18)을 형성한다.
그 다음, (d)에 도시된 바와같이 습식 식각, 예를 들면 12,000㏄의 질산(HNO3), 1,200㏄의 아세트산(CH3COOH), 400㏄의 불산(HF) 및 6,000㏄의 탈이온수를 혼합한 용액으로 폴리실리콘막 스페이서(15)를 제거한다. 이때, 상기 질화막(14)은 상기 혼합 용액으로는 제거되지 않으므로 질화막(14)에 둘러쌓여 있는 상기 게이트 산화막(12)은 손상되지 않는다. 그 다음, 저농도 불순물인 인(P)을 30-70KeV, 1×10l2-1×1017인자/㎠의 조건으로 이온주입하여 저농도 불순물영역(19)을 형성시켜 핫 캐리어가 발생되는 현상을 억제한다.
그 다음, (e)에 도시된 바와같이 상기 TEOS 산화막(17)을 식각 마스크로 사용하여 노출된 질화막(14)을 비등방성 과도식각하는데, 이때 불순물 이온주입 영역(16,19) 및 게이트 전극(13)의 일부도 과도식각에 의해 식각이 이루어진다. 그리고 소정 패턴의 금속 배선막(20)을 형성한다.
이와 같이 본 발명은 콘택 홀의 설계 여유도를 확보하기 위해 폴리실리콘막 스페이서를 습식 식각으로 제거할 때, 미리 증착된 질화막에 의해 게이트 전극이 식각되는 현상이 방지됨으로써 반도체 소자에 손상을 입히지 않고 설계 여유도를 확보할 수 있으므로 제조 수율의 향상과 반도체 소자의 특성 및 신뢰성이 향상될 수 있는 장점이 있다.
Claims (8)
- 실리콘 기판 상에 소정의 게이트 산화막 및 게이트 전극을 형성하고 전체 구조의 상부에 질화막 및 폴리실리콘막을 순차적으로 증착하는 단계, 비등방성 식각법에 의해 식각하여 폴리실리콘막 스페이서를 형성하고 고농도 불순물을 이온주입하여 고농도 불순물영역을 형성하는 단계, 전체 구조의 상부에 절연용 산화막을 증착하고 상기 게이트 전극과 고농도 불순물 영역이 선택적으로 노출되도록 콘택 홀을 형성하는 단계, 상기 콘택 홀에 의해 노출된 폴리실리콘 스페이서를 비등방성 식각법에 의해 제거하는 단계, 상기 전체 구조 상부에 저농도 불순물을 이온주입하여 소정 영역에 저농도 불순물영역을 형성하는 단계 및 노출된 질화막을 비등방성 식각하고 소정 패턴의 금속 배선막을 형성하는 단계로 이루어진 반도체 소자 제조방법.
- 제1항에 있어서, 상기 고농도 불순물은 비소 원자인 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항 또는 제2항에 있어서, 상기 과농도 불순물은 50-100KeV, 1×1014-1×1019원자/㎠의 조건으로 이온주입하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 저농도 불순물은 인 원자인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항 또는 제4항에 있어서, 상기 저농도 불순물은 30-70KeV, 1×1012-1×1017원자/㎠의 조건으로 이온주입하는 깃을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 폴리실리콘막 스페이서를 제거하기 위하여 10,000-15,000㏄의 질산, 1,000-1,500㏄의 아세트산, 100-500㏄의 불산 및 5,000-7,000㏄의 탈이온수의 혼합 용액으로 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 비등방성 식각법에 의한 폴리실리콘 스페이서 형성 단계에서 상기 질화막을 식각 정지층으로 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 노출된 질화막을 비등방성 식각할 때 과도 식각하여 불순물 이온 주입 영역 및 게이트 전극의 일부를 동시에 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
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-
1994
- 1994-12-30 KR KR1019940039104A patent/KR0162142B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR960026216A (ko) | 1996-07-22 |
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Legal Events
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