KR0161854B1

KR0161854B1 - Method of forming passivation film in a semiconductor device

Info

Publication number: KR0161854B1
Application number: KR1019950051413A
Authority: KR
Inventors: 유재민
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-18
Filing date: 1995-12-18
Publication date: 1999-02-01

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 보호막 형성시에 금속라인들 사이에서 발생하는 커패시턴스의 증가를 억제하여 고집적소자 제조에 적합하도록한 반도체 소자의 보호막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a protective film of a semiconductor device, which is suitable for manufacturing a highly integrated device by suppressing an increase in capacitance generated between metal lines when forming a protective film.

이를 위한 본 발명의 반도체 소자의 보호막 형성방법은 절연층상에 금속층을 형성하는 공정과, 상기 금속층을 식각하여 금속배선층을 일정간격 형성하는 공정과, 상기 금속배선층 전면에 제1보호막을 형성하는 공정과, 상기 절연층 및 제1보호막 전면에 제2보호막을 형성하는 공정 및, 상기 제2보호막 전면에 에폭시 몰딩 컴파운드를 형성하는 공정을 포함하는 것을 특징으로 한다.The protective film forming method of the semiconductor device of the present invention for this purpose, the step of forming a metal layer on the insulating layer, the step of etching the metal layer to form a metal wiring layer at regular intervals, the step of forming a first protective film on the entire metal wiring layer; And forming a second protective film on the entire surface of the insulating layer and the first protective film, and forming an epoxy molding compound on the entire surface of the second protective film.

Description

Method of forming protective film for semiconductor device

제1도는 종래 반도체 소자의 보호막 형성공정 순서도.1 is a flowchart illustrating a process of forming a protective film of a conventional semiconductor device.

제2도는 본 발명의 반도체 소자의 보호막 형성공정 순서도.2 is a flow chart of the protective film forming process of the semiconductor device of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 절연층 11 : 금속배선층10: insulating layer 11: metal wiring layer

12 : 제1보호막 13 : 제2보호막12: first protective film 13: second protective film

14 : 에폭시 몰딩 컴파운드14: epoxy molding compound

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 보호막 형성시에 금속라인들 사이에서 발생하는 커패시턴스의 증가를 억제하여 고집적소자 제조에 적합하도록한 반도체 소자의 보호막 형성방법에 관한 것이다. 일반적으로 반도체 소자의 제조에 있어서, 보호막 형성시에 금속라인들 사이에서 기생커패시턴스가 발생한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a protective film of a semiconductor device, which is suitable for manufacturing a highly integrated device by suppressing an increase in capacitance generated between metal lines when forming a protective film. In general, in the manufacture of semiconductor devices, parasitic capacitance is generated between metal lines at the time of forming a protective film.

이러한 기생커패시턴스는 소자의 특성을 열화시켜 소자의 동작특성(동작속도 등)을 저하시키고, 소비전력을 증가시킨다. 이렇게 소자의 동작특성을 저하시키는 상기 기생커패시턴스(C)는, Such parasitic capacitance deteriorates the characteristics of the device, lowers the operation characteristics (operation speed, etc.) of the device, and increases power consumption. Thus, the parasitic capacitance C which lowers the operation characteristics of the device,

여기서 A : 면적(금속라인)Where A: Area (Metal Line)

d : 유전막의 두께(금속라인들 사이의 간격)d: thickness of the dielectric film (gap between metal lines)

ε : 유전상수ε: dielectric constant

로 정의한다.It is defined as

상기 식에서 알 수 있는 바와 같이, 기생커패시턴스(C)는 금속라인들 사이의 간격(d)이 좁아질수록 증가하는 반면에 면적(A)와 유전상수(ε)값이 작아질수록 감소함을 알 수 있다. 따라서 이러한 기생커패시턴스가 칩내에서 증가하게 되면, 소자의 동작특성에 나쁜 영향을 초래하게 된다. 특히, 고집적소자 제조시에 이러한 기생커패시턴스의 증가를 억제하기 위해서는 작은 유전상수값을 갖는 물질을 보호막으로 사용하거나, 면적(A) 또는 간격(d)을 감소시키는 기술들이 사용될 수 있다.As can be seen from the above equation, the parasitic capacitance (C) increases as the distance (d) between the metal lines decreases, while decreasing as the area (A) and dielectric constant (ε) values decrease. Can be. Therefore, if the parasitic capacitance is increased in the chip, it will adversely affect the operation characteristics of the device. In particular, in order to suppress such increase in parasitic capacitance in fabricating a high integrated device, a technique of using a material having a small dielectric constant as a protective film, or reducing the area (A) or the spacing (d) may be used.

이러한 관점에서 종래 반도체 소자의 보호막 형성방법을 설명하며 다음과 같다.In this regard, a method of forming a protective film of a conventional semiconductor device will be described below.

제1도는 종래의 반도체 소자의 보호막 형성공정 순서도이다.1 is a flowchart of a process of forming a protective film of a conventional semiconductor device.

종래의 반도체 소자의 보호막 형성방법은, 먼저 제1도(a)에 도시된 바와 같이, 절연층(1)상에 Al을 증착하고, 사진석판술(Photo-lithography) 및 사진식각 공정에 의해 상기 Al을 선택적으로 제거하여 비트라인용 금속배선층(2)을 일정간격 형성한다. 그다음 제1도(b)에 도시된 바와 같이, 상기 금속배선층(2)의 노출된 표면에 PSG(Phospho Silicate Glass)를 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 증착하여 제1보호막(3)을 형성한다.In the conventional method of forming a protective film of a semiconductor device, as shown in FIG. 1 (a), Al is deposited on the insulating layer 1, and the photolithography and photolithography processes are performed. Al is selectively removed to form the bit line metal wiring layer 2 at regular intervals. Then, as shown in FIG. 1 (b), PSG (Phospho Silicate Glass) is deposited on the exposed surface of the metallization layer 2 by PECVD (Plasma Enhanced Chemical Vapor Deposition) to form the first protective film 3. Form.

이때 상기 제1보호막(3)은 금속배선층(2)과 후속공정에 의해 증착되는 질화막과의 스트레스를 완화시켜 주기 위해 사용한다.In this case, the first protective film 3 is used to relieve stress between the metallization layer 2 and the nitride film deposited by a subsequent process.

이어서 제1도(c)에 도시된 바와 같이, 상기 제1보호막(3)상에 고유전율을 갖는 질화막(Si₃N₄)을 PECVD법으로 증착하여 제2보호막(4)을 형성한다. 이때 상기 제2보호막(4)은 패키징(Packaging) 공정중에 칩의 기계적 파괴를 막기 위해 덴스(Dense)한 막을 이루는 질화막으로 사용한다.Subsequently, as illustrated in FIG. 1C, a nitride film Si ₃ N ₄ having a high dielectric constant is deposited on the first passivation layer ₃ by PECVD to form a second passivation layer 4. In this case, the second protective film 4 is used as a nitride film forming a dense film to prevent mechanical breakdown of the chip during the packaging process.

그다음 제1도(d)에 도시된 바와 같이, 에폭시 몰딩 컴파운드(Epoxy Molding Compound)(5)를 전면에 형성하여 패키지(Package)를 완성한다.Then, as shown in Figure 1 (d), the epoxy molding compound (Epoxy Molding Compound) (5) is formed on the front to complete the package (Package).

상기와 같은 반도체 소자의 금속배선층 보호막 형성방법에 있어서는 상기 금속 배선층 사이의 공간에 고유전율을 갖는 질화막을 채워 상기 금속배선층 사이에서 높은 기생커패시턴스가 발생하게 된다.In the above method of forming a metal wiring layer protective film of a semiconductor device, a high parasitic capacitance is generated between the metal wiring layers by filling a nitride film having a high dielectric constant in the space between the metal wiring layers.

따라서, 높은 기생커패시턴스로 인한 칩의 특성열화로 동작특성(동작속도 등)을 감소시켜 고집적 소자의 제조에 적합하지 못한 문제점이 있었다.Therefore, there is a problem in that it is not suitable for the manufacture of highly integrated devices by reducing the operating characteristics (operation speed, etc.) due to deterioration of the characteristics of the chip due to high parasitic capacitance.

본 발명은 상기한 바와 같은 문제점들을 해결하기 위한 것으로 금속배선 전극을 산화하여 금속배선의 보호막으로 이용하고 금속배선 사이에 저유전 물질을 형성하여 기생커패시턴스를 억제시키고자 한 반도체 소자의 보호막 형성방법을 제공하기 위한 것이다.The present invention is to solve the problems as described above, and to protect the parasitic capacitance by forming a low-k dielectric material between the metal wiring by oxidizing the metal wiring electrode as a protective film of the metal wiring, and to protect the parasitic capacitance. It is to provide.

상기와 같은 목적을 달성하기 위한 본 발명은, 절연층상에 금속층을 형성하는 공정과, 상기 금속층을 식각하여 금속배선층을 일정간격 형성하는 공정과, 상기 금속 배선층 전면에 제1보호막을 형성하는 공정과, 상기 절연층 및 제1보호막 전면에 제2보호막을 형성하는 공정 및, 상기 제2보호막 전면에 에폭시 몰딩 컴파운드를 형성하는 공정을 포함하는 것을 특징으로 한다.The present invention for achieving the above object, the step of forming a metal layer on the insulating layer, the step of etching the metal layer to form a metal wiring layer at regular intervals, the step of forming a first protective film on the entire metal wiring layer; And forming a second protective film on the entire surface of the insulating layer and the first protective film, and forming an epoxy molding compound on the entire surface of the second protective film.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도(a)에 도시된 바와 같이, 절연층(10)상에 비트라인 형성용 금속으로 Al을 전면에 증착한 후 사진석판술(Photo-lighograpy) 및 사진식각 공정으로 Al을 선택적으로 제거하여 금속배선층(11)을 형성한다.As shown in FIG. 2 (a), Al is deposited on the entire surface with a metal for forming a bit line on the insulating layer 10, and then Al is selectively removed by photo-lighograpy and photolithography. The metal wiring layer 11 is formed.

제2도(b)에 도시된 바와 같이, 상기 감광막을 제거하고 상기 금속배선층(11)을 O₂플라즈마에 노출시켜 자외선(UV)을 이용하여 산화(Oxidation)시켜 금속배선층(11) 전면에 알루미나(Al₂O₃)를 형성하여 제1보호막(12)으로 이용한다.As shown in FIG. 2 (b), the photoresist is removed and the metallization layer 11 is exposed to O ₂ plasma to be oxidized using ultraviolet (UV) to alumina over the entire metallization layer 11. (Al ₂ O ₃ ) is formed and used as the first protective film 12.

상기 알루미나의 두께는 1000Å 이하로 형성하며 Al과의 밀착성, 수분이나 오염의 블록(Block)작용 및 기계적 강도에 우수하다.The alumina has a thickness of 1000 kPa or less and is excellent in adhesion with Al, block action of moisture or contamination, and mechanical strength.

제2도(c)에 도시된 바와 같이, 상기 제1보호막(12)상에 저유전율을 갖는 PSG(Phospho-Silicate Glass)층을 PECVD으로 증착하여 제2보호막(13)을 형성하고, 제2도(d)에 도시된 바와 같이, 에폭시 몰딩 컴파운드(Epoxy Molding Compound)(14)를 전면에 형성하여 패키지(Package)를 완성한다.As shown in FIG. 2C, a PSG (Phospho-Silicate Glass) layer having a low dielectric constant is deposited on the first passivation layer 12 by PECVD to form a second passivation layer 13. As shown in (d), an epoxy molding compound 14 is formed on the front surface to complete a package.

이상에서와 같이 본 발명에 의하면 밀착성, 수분이나 오염에 대한 블록작용 및 기계적 강도가 우수한 알루미나(Al₂O₃)를 금속배선층의 제1보호막으로 형성하고 수분을 흡수, 흡착하는 성질을 가진 PSG층을 제2보호막으로 사용하여 우수한 보호막을 제공하였고, 질화막을 사용하지 않아 금속배선층과의 스트레스를 없애고, 특히 동작 특성의 저하를 초래하는 기생커패시턴스도 금속배선층 사이의 물질이 저유전율의 PSG층 및 에폭시 몰딩 컴파운드로 이루어진 절연층으로에서 유전상수 ε를 낮춤으로 전체 기생커패시턴스를 줄여 동작특성(동작속도 등) 및 집적화에 우수한 효과가 있다.As described above, according to the present invention, the PSG layer having the property of forming alumina (Al ₂ O ₃ ) having excellent adhesion, blocking action against moisture or contamination, and mechanical strength as the first protective film of the metal wiring layer and absorbing and adsorbing moisture Is used as the second passivation layer, and the parasitic capacitance that eliminates the stress with the metallization layer by not using a nitride layer, and in particular, causes the deterioration of operating characteristics. The material between the metallization layer is a low dielectric constant PSG layer and epoxy. Insulation layer made of molding compound By reducing the dielectric constant ε at, the overall parasitic capacitance is reduced, which has an excellent effect on the operation characteristics (operation speed, etc.) and integration.

Claims

Forming a metal layer on the insulating layer, etching the metal layer to form a metal wiring layer at a predetermined interval, forming a first protective film on the entire surface of the metal wiring layer, and forming a second protective layer on the entire surface of the insulating layer and the first protective film. Forming a protective film, and forming an epoxy molding compound on the entire surface of the second protective film.

The method of claim 1, wherein the first protective layer is made of alumina (Al ₂ O ₃ ).

The method of claim 2, wherein the thickness of the alumina is 1000 kPa or less.