KR20010021296A - Deposition process for gap filling high-aspect ratio features in integrated circuits - Google Patents

Deposition process for gap filling high-aspect ratio features in integrated circuits Download PDF

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사제나비베크
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루센트 테크놀러지스 인크
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Abstract

PURPOSE: An extra large-scale integrated circuit having a high aspect ratio function is provided to form low-k dielectric ILDs having such an integrated circuit structure that avoids the harmful trend of high density plasma enhanced CVD (HDP-CVD) and, at the same time, reduces the occurrence of voids. CONSTITUTION: An integrated circuit manufacturing technology by which a protective layer(303) is deposited on the conductive elements(302) of a specific layer in a multilayered integrated circuit is provided. A low-k dielectric layer(304) is deposited on a protective film forming material layer by, preferably, HDP-CVD. The process fills up the gap of 300nm between metallic functions with a high aspect ratio conductive function (3 or more than). By means of the fluorine embodied, the interline capacitance CL-L of the low-k dielectric film is reduced by 10% as compared with the conventional non-doped dielectric material.

Description

집적 회로의 고-애스펙트비 외형들을 갭 필하기 위한 증착 방법{Deposition process for gap filling high-aspect ratio features in integrated circuits}Deposition process for gap filling high-aspect ratio features in integrated circuits

발명의 분야Field of invention

본 발명은 고 애스펙트비 외형들(features)을 갖는 초 대규모(ultra-large scale) 및 대규모 집적 회로들에 로우-k의 유전체 물질들을 증착하기 위한 기술에 관한 것이다.The present invention is directed to a technique for depositing low-k dielectric materials on ultra-large scale and large scale integrated circuits with high aspect ratio features.

발명의 배경Background of the Invention

집적 회로들의 소형화와 집적화는 반드시 부딪히게 될 난제인 외형 사이즈들의 축소 및 라인 간격의 감소로 이어져 왔다. 하나의 이와 같은 난제는 층간(intra-level)(또는 라인-대-라인) 용량(CL-L)을 최소화하고, 도체들 사이에 적당한 갭 필(gap fill)을 제공하는 것이다. 용량은 상기 도체들 사이의 비유전율에 비례하기 때문에, 집적 회로에서 상기 층간 유전체(ILD)로서 사용되는 상기 물질의 유전체 상수의 감소는 상기 도체들 간의 기생 용량을 감소시키는 결과를 가져온다. 플루오르로 도핑된 실리콘 이산화물(SiOF) 막들(예를 들어, 플루오르실리케이트(fluorosilicate) 유리(FSG))은 종종 낮은 유전체 상수(로우-k) ILD로 사용된다.Miniaturization and integration of integrated circuits have led to reductions in outline sizes and line spacing, which is a challenge that will necessarily be encountered. One such challenge is to minimize intra-level (or line-to-line) capacity (C LL ) and to provide adequate gap fill between conductors. Since the capacitance is proportional to the relative dielectric constant between the conductors, a reduction in the dielectric constant of the material used as the interlayer dielectric (ILD) in an integrated circuit results in a parasitic capacitance between the conductors. Fluorine doped silicon dioxide (SiOF) films (eg, fluorosilicate glass (FSG)) are often used with low dielectric constant (low-k) ILD.

소형화와 집적화의 또다른 난제는 외형들 간에 빈 공간들(voids)의 발생을 감소시키는 것이다. 이것은 외형 높이 대 그에 인접한 외형까지의 거리의 레이션이 적당하게 되면 특히 그렇다. 많은 증착 기술들에 있어서, 인접한 외형들 사이의 상기 갭을 채우는 것("갭 필링(gap filling)")은 어렵고, 그 결과 빈 공간들이 상기 외형들 사이에서 종종 발생한다. 상기 층간 유전체(ILD)에서 빈 공간들은 상기 빈 공간에 있는 트랩된 불순물들로 인한 신뢰성과 관련된 문제를 일으킬 뿐만 아니라, 다음의 평탄화 단계 또는 다른 처리가 되는 동안 빈 공간이 열려진다면("opened") 금속 라인들에서 파손이 발생할 수 있다. 따라서, 갭 필링은 빈 공간들의 발생 감소를 이룰 수 있다는 것을 보증할 필요가 있다.Another challenge of miniaturization and integration is to reduce the occurrence of voids between appearances. This is especially true if the ratio of contour height to distance to the contour adjacent to it is appropriate. In many deposition techniques, filling the gap between adjacent contours (“gap filling”) is difficult, as a result of which empty spaces often occur between the contours. Empty spaces in the interlayer dielectric (ILD) not only cause problems related to reliability due to trapped impurities in the empty space, but also if the empty space is opened ("opened") during the next planarization step or other processing. Breakage may occur in the metal lines. Thus, there is a need to ensure that gap filling can achieve a reduced occurrence of empty spaces.

상기 층간 유전체의 갭 필 능력을 증가시키는 한 기술은 고 밀도 플라즈마 화학 기상 증착(HDP-CVD)이다. HDP-CVD는 웨이퍼 상에 플라즈마가 생성되고 물질(예를 들어, 실리콘 이산화물)이 증착되는 기술이다. HDP-CVD는 상기 플라즈마의 존재로 인해 발생하는 스퍼터링 성분을 가질 수 있으며, 그것은 상기 웨이퍼에 인가된 rf 바이어스에 의해 활성화된다. HDP-CVD가 저온 증착 능력 및 양호한 갭 필링 능력들과 같은 확실한 이점들을 제공하지만, HDP-CVD는 상기 유전체 물질이 증착하는 동안 금속 외형들의 에칭 및 스퍼터링을 일으킬 수 있다(이와 같은 스퍼터링 및 에칭은 종종 "클리핑(clipping)"이라 함).One technique for increasing the gap fill capability of the interlayer dielectric is high density plasma chemical vapor deposition (HDP-CVD). HDP-CVD is a technique in which a plasma is generated on a wafer and a material (eg, silicon dioxide) is deposited. HDP-CVD may have a sputtering component that occurs due to the presence of the plasma, which is activated by an rf bias applied to the wafer. While HDP-CVD provides certain advantages such as low temperature deposition capability and good gap filling capabilities, HDP-CVD can cause etching and sputtering of metal features during deposition of the dielectric material (such sputtering and etching often Called "clipping").

따라서, 상기 논의된 종래 HDP-CVD 기술들의 손상 경향들을 피하면서 빈 공간들의 발생을 감소시키는(양호한 갭 필) 집적 회로 구조들에 로우-k 유전체 ILD들을 형성하기 위한 기술이 필요하다.Accordingly, there is a need for a technique for forming low-k dielectric ILDs in integrated circuit structures that reduce the occurrence of void spaces (good gap fill) while avoiding the damaging tendencies of the conventional HDP-CVD techniques discussed above.

도 1은 본 발명의 처리 흐름도.1 is a process flow diagram of the present invention.

도 2a 및 도 2b는 본 발명의 예시적인 실시예에서 로우-k(low-k) 유전체 물질의 증착에 대한 예시적인 방법 흐름의 흐름도.2A and 2B are flow diagrams of an exemplary method flow for the deposition of low-k dielectric materials in an exemplary embodiment of the present invention.

도 3은 본 발명의 예시적인 실시예의 단면도.3 is a cross-sectional view of an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

301 : 기판 302 : 도전 요소301: substrate 302: conductive element

303 : 보호 물질층 304 : 로우-k 증착층303: protective material layer 304: low-k deposition layer

발명의 요약Summary of the Invention

본 발명은 도전 요소들 상에 로우-k 유전체를 형성하여 최종 집적 회로를 제조하는 방법을 나타낸다. 상기 방법은 상기 도전 요소 상에 보호층을 형성하고, 이어서 상기 보호층 상에 상기 로우-k 층을 형성하는 것을 포함한다. 상기 보호층은 상기 로우-k 유전체의 증착 동안 상기 도전 요소들을 보호한다. 상기 로우-k 유전체 층은 상기 도전 요소들 사이에 빈 공간들의 발생을 감소시키는 갭 필 방법을 사용하여 증착될 수 있다.The present invention represents a method of forming a low-k dielectric on conductive elements to produce a final integrated circuit. The method includes forming a protective layer on the conductive element and then forming the low-k layer on the protective layer. The protective layer protects the conductive elements during deposition of the low-k dielectric. The low-k dielectric layer may be deposited using a gap fill method that reduces the occurrence of void spaces between the conductive elements.

발명의 상세한 설명Detailed description of the invention

본 발명은 첨부 도면들을 참조할 때, 이하의 상세한 설명으로부터 가장 잘 이해할 수 있을 것이다. 강조될 점은, 반도체 산업에서 일반적인 실무에 따르면, 상기 다양한 외형들은 일정 비율로 도시될 필요는 없다. 실질적으로, 상기 다양한 외형들의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소되어도 된다.The present invention will be best understood from the following detailed description when taken in conjunction with the accompanying drawings. It should be emphasized that, according to general practice in the semiconductor industry, the various appearances need not be drawn to scale. Indeed, the dimensions of the various contours may be arbitrarily increased or reduced to clarify the description.

간단히, 본 발명은 로우-k의 증착층을 형성하기 전에 도전 요소들 상에 보호층을 형성하는 것이다. 상기 보호층은 상기 로우-k 층이 증착하는 동안 손상으로부터 상기 도전 요소들을 보호하고, 상기 도전 요소들 사이에서 빈 공간들의 형성을 감소시키는 방법으로 상기 로우-k 층이 증착되도록 한다. 이 결과는 도 3에 도시되어 있다. 기판(301)은 그 위에 도전 요소들(302)이 놓인다. 보호 물질층(303)은 상기 도전 요소들(302) 상에 놓이고, 로우-k 증착층(304)은 상기 보호 물질층(303) 상에 놓인다. 상기 도전 요소들(302)은 고 애스펙트비를 갖고 표준 기술에 의해 상기 기판(301) 상에 배치된다. 상기 보호층(303)은 상기 부식제(corrosive) 및 상기 로우-k 유전체 층(302)의 증착으로 인해 손상되는 경향들로부터 상기 도전 요소들(302)을 보호하는 것이 중요하다. 상기 로우-k 유전체 층(304)은 상기 2개의 도전 요소들(302) 사이에서 갭 필을 개선하는 기술로 증착된다. 마지막으로, 상기 보호층(303) 및 상기 로우-k 층(304)은 본래의 장소에서 증착될 수 있다. 간단히 기술된 상기 낮은 유전체 상수의 층간 유전체(ILD) 방법의 장점은 상기 도전 요소들이 손상되지 않고 도전 요소들 사이에서 실현될 수 있는 것이다.Briefly, the present invention is to form a protective layer on the conductive elements prior to forming the low-k deposition layer. The protective layer protects the conductive elements from damage during deposition of the low-k layer and allows the low-k layer to be deposited in a manner that reduces the formation of void spaces between the conductive elements. This result is shown in FIG. 3. Substrate 301 has conductive elements 302 thereon. A protective material layer 303 overlies the conductive elements 302 and a low-k deposition layer 304 overlies the protective material layer 303. The conductive elements 302 have a high aspect ratio and are disposed on the substrate 301 by standard techniques. It is important for the protective layer 303 to protect the conductive elements 302 from the tendency to be damaged due to the deposition of the corrosive and the low-k dielectric layer 302. The low-k dielectric layer 304 is deposited with a technique to improve the gap fill between the two conductive elements 302. Finally, the protective layer 303 and the low-k layer 304 may be deposited in situ. The advantage of the low dielectric constant interlayer dielectric (ILD) method described briefly is that the conductive elements can be realized between the conductive elements without damage.

상기 기판(301)은 예시적으로 반도체 또는 유전체이다. 상기 도전 요소들(302)은 상기 기판(301)에 대해 솟아 올라있고, 집적 회로의 예시적인 배선들이며, 3(또는 그 이상) 정도의 애스펙트비를 가질 수 있다. 상기 도전 요소들은 상기 집적 회로 산업에서 사용되는 금속, 금속 스택들 또는 임의의 다른 도전 물질일 수 있다. 예시적으로, 본 발명은 요구되는 외형들 사이의 갭-필에서 집적 회로들의 다양한 응용들이 사용될 수 있는 것이 명백하지만, 상기 요소들(302)은 AlCu 배선들이다. 상기 보호층(303)은 상기 예시적인 실시예에서 도핑되지 않은 실리콘 유리(USG)이지만, 상기 로우-k 유전체 층의 증착 동안 상기 도전 요소들을 보호하기 위한 적당한 임의의 물질일 수 있다. 게다가, 상기 바람직한 실시예에서 상기 로우-k 물질은 FSG이며, 로우-k 층간 유전체를 지키기 위한 다른 물질들을 사용하는 본 발명의 사전 설명 내에 있다.The substrate 301 is illustratively a semiconductor or dielectric. The conductive elements 302 are raised relative to the substrate 301, are exemplary wiring lines of an integrated circuit, and may have an aspect ratio of about 3 (or more). The conductive elements may be metal, metal stacks or any other conductive material used in the integrated circuit industry. By way of example, while the present invention is apparent that various applications of integrated circuits may be used in the gap-fill between the required contours, the elements 302 are AlCu interconnects. The protective layer 303 is undoped silicon glass (USG) in the exemplary embodiment, but may be any material suitable for protecting the conductive elements during deposition of the low-k dielectric layer. In addition, in the preferred embodiment the low-k material is FSG, which is within the prior description of the present invention using other materials to protect the low-k interlayer dielectric.

도 1은 기초 방법 시퀀스를 나타낸다. 단계(Ⅰ)는 상기 웨이퍼의 기초 가열 단계이다. 단계(Ⅱ)는 상기 보호층의 증착 단계이다. 단계(Ⅲ)는 로우-k 증착 개시 단계이다. 단계(Ⅳ)는 주 로우-k 유전체 증착 단계이다. 도 2a 및 도 2b는 예시적인 방법 매개변수들을 갖는 상기 예시적인 실시예에 대한 상기 방법 시퀀스를 나타낸다. 도 2a 및 도 2b에 나타낸 매개변수들을 처리하기 위한 범위는 ±20%로 예상된다. 예를 들어, 단계(e)에서 상기 예상된 BRF 파워 범위는 640W 내지 960W이다.1 shows a basic method sequence. Step (I) is a basic heating step of the wafer. Step (II) is the deposition of the protective layer. Step III is a low-k deposition initiation step. Step IV is the main low-k dielectric deposition step. 2A and 2B show the method sequence for the exemplary embodiment with exemplary method parameters. The range for processing the parameters shown in FIGS. 2A and 2B is expected to be ± 20%. For example, in step (e) the expected BRF power range is from 640W to 960W.

HDP-CVD 막들에서 수소는 바람직하지 않은 요소이고 상기 막들에서 그 용량(content)은 상기 증착 온도에 반비례하기 때문에, 상기 보호층 증착의 개시 동안 수소 확산이 최소화되도록 상기 기판(301)을 적당히 미리 가열하는 것이 필요하다. 이것은 종종 결합되어 있지 않은 댕글링 본드(dangling bonds)를 갖는 과잉 수소를 감소시킴으로써 바람직하지 않은 트랩들(undesired traps)로서 동작한다. 도 1로 돌아가서, 단계(a)는 초기 소스-단지 가열 단계에 대한 상기 예시적인 매개변수들을 나타낸다. 예시적으로, 인가된 물질들-5200 센츄라 울티마 고 밀도 플라즈마 화학 증기 시스템(Applied Materials-5200 Centura Ultima High Density Plasma Chemical Vapor System)은 상부(T) 및 측면(S) 코일 rf 구동 소스들(또는 SRF)에 의해 지속되는 소스 플라즈마를 갖는 상기 증착 챔버(chamber)로서 사용될 수 있다. 상기 가열 단계는 상기 웨이퍼의 가열로 인한 상기 플라즈마로부터의 방열로 발열하는 예시적인 가열 단계이다. 상기 웨이퍼 바이어스가 이 단계에서 끊기고, 이것은 불리하게 상기 물질층(302)에 강한 충격을 줄 수 있기 때문에 이온 충격(bombardment)에 의해 가열되지 않는다. 상기 기판이 적당히 가열된 후, 상기 보호층(303)의 증착은 이 단계에서 스퍼터링(sputtering)도 피하도록 상기 웨이퍼 바이어스를 끊는 것이 수행된다. 이 단계의 매개변수들은 상기 예시적인 실시예에 대한 도 2a의 단계(b)에 나타낸다. 보호층(303)의 최종 두께는 150Å와 비슷하다. 상기 보호층(303)은 종종 보호되지 않는 고 밀도 플라즈마 화학 증착 단계들이 발생하는 클리핑(clipping)으로부터 상기 도전 요소들을 보호하는 것뿐 아니라, 상기 로우-k 유전체 물질에 사용된 임의의 물질들의 부식하는 경향들로부터 상기 도전 요소들(302)을 효과적으로 보호하는 것도 중요하다. 상기 요소들(302)을 적당히 보호하는 확실한 두께로 상기 보호층(303)을 유지하는 것이 중요하지만, 상기 층은 요소들(302) 사이에 있는 상기 바람직한 로우-k 물질에 불리하게 충격을 가하거나 그 목적을 무효로 하도록 할 수 있는 도핑되지 않은 실리콘 유리 층의 너무 두꺼운 두께 때문에 최소한의 두께를 취해야 한다.Since hydrogen is an undesirable element in HDP-CVD films and its content in the films is inversely proportional to the deposition temperature, the substrate 301 is adequately preheated to minimize hydrogen diffusion during the initiation of the protective layer deposition. It is necessary to do This often acts as undesired traps by reducing excess hydrogen with dangling bonds that are not bound. Returning to FIG. 1, step (a) shows the above exemplary parameters for the initial source-only heating step. By way of example, Applied Materials-5200 Centura Ultima High Density Plasma Chemical Vapor System may comprise top (T) and side (S) coil rf drive sources (or It can be used as the deposition chamber with a source plasma sustained by SRF). The heating step is an exemplary heating step that generates heat by heat radiation from the plasma due to the heating of the wafer. The wafer bias is broken at this stage, which is not heated by ion bombardment because it may adversely impact the material layer 302. After the substrate is adequately heated, the deposition of the protective layer 303 is performed by breaking the wafer bias to avoid sputtering at this stage. The parameters of this step are shown in step (b) of FIG. 2A for the exemplary embodiment above. The final thickness of the protective layer 303 is similar to 150 kPa. The protective layer 303 not only protects the conductive elements from clipping where unprotected high density plasma chemical vapor deposition steps occur, but also corrodes any materials used in the low-k dielectric material. It is also important to effectively protect the conductive elements 302 from tendencies. It is important to keep the protective layer 303 at a certain thickness that adequately protects the elements 302, but the layer adversely impacts the desired low-k material between the elements 302 or The minimum thickness should be taken because of the too thick thickness of the undoped silicon glass layer, which may make its purpose invalid.

상기 예시적인 실시예에 있어서, 도핑되지 않은 실리콘 유리(USG)의 보호층(303)의 상기 증착 조건들과 두께 및 유전체 특성들은 상기 FSG 층이 증착되는 동안 자유 플르오르의 부식 경향들 및 불화 수소 산(hydrofluoric acid)의 형성으로부터 상기 도전 요소들(302)을 보호하도록 선택되어야 한다. 게다가, 본 명세서의 예시적인 실시예에서, 아르곤 스퍼터링은 상기 고 애스펙트비 도전 요소들(302)의 적당한 갭 필을 지키기 위해 사용된다. 이 기술 분야에 숙련된 보통의 사람들이 잘 알고 있는 것과 같이, 금속 외형들과 같은 노출된 도전 요소들은 HDP-CVD 방법에서 아르곤 스퍼터링 동안, 특히, 과도 전류를 미리 조절한(preset transient) 상기 초기 바이어스 무선 주파수(BRF) 동안 클리핑할 수 있다. 상기 보호층(303)은 상기 클리핑을 감소시키기 위해 사용된다.In this exemplary embodiment, the deposition conditions and thickness and dielectric properties of the protective layer 303 of undoped silicon glass (USG) are characterized by corrosion tendencies of hydrogen fluoride and hydrogen fluoride during the deposition of the FSG layer. It should be chosen to protect the conductive elements 302 from the formation of hydrofluoric acid. In addition, in an exemplary embodiment of the present disclosure, argon sputtering is used to ensure proper gap fill of the high aspect ratio conductive elements 302. As is well known to the ordinary person skilled in the art, exposed conductive elements such as metal contours are the initial bias during argon sputtering in HDP-CVD methods, in particular the transient transients. Can clip during radio frequency (BRF). The protective layer 303 is used to reduce the clipping.

상기 보호층(303)이 증착된 후, 상기 로우-k 층(304)의 증착이 시작된다. 상기 로우-k 층 증착의 초기 상태(phase) 동안(도 2a 및 도 2b의 예시적인 실시예에서 단계들(c부터 g)에 나타낸), 상기 상부(T)와 측면(S) 및 바이어스(BRF) 코일들은 조심스럽게 제어된다. 처음에 상기 바이어스 코일이 끊어져 상기 상부 및 측면 코일들이 수소 확산 및 HF 형성을 최소화하기 위해 상기 기판의 열적 특징들을 유지하도록 한다. 또한, 초기에 상기 BRF는 상기 보호층(303) 및 궁극적으로 상기 도전 요소들(304)을 손상시킬 수 있는 물리적 스퍼터링 성분을 피하기 위해 끊어진다. 상기 로우-k의 적당한 두께를 얻은 후, 상기 BRF 파워는 증착을 위해 적당한 기판 온도를 유지하도록 감소된 상기 상부 및 측면 코일 파워를 갖는 낮은 레벨에서 턴 온 될 수 있다.After the protective layer 303 is deposited, deposition of the low-k layer 304 begins. During the initial phase of the low-k layer deposition (shown in steps c through g in the exemplary embodiment of FIGS. 2A and 2B), the top T and side S and bias B RF The coils are carefully controlled. Initially, the bias coil is broken so that the top and side coils retain the thermal characteristics of the substrate to minimize hydrogen diffusion and HF formation. In addition, the BRF is initially broken to avoid physical sputtering components that may damage the protective layer 303 and ultimately the conductive elements 304. After obtaining the proper thickness of the low-k, the BRF power can be turned on at a low level with the top and side coil power reduced to maintain a suitable substrate temperature for deposition.

상기 보호층(303)이 증착되고 상기 로우-k 증착층(304)의 개시가 완료되자마자, 상기 로우-k 유전체 층(304)의 주 증착 단계가 시작된다. 상기 예시적인 실시예에 대한 매개변수들의 처리는 단계(h)부터 단계(i)에 걸쳐 나타난다. 상기 로우-k 층의 주 증착 동안 로우-k 물질의 기반이 상기 보호층 상에 증착되기 때문에, 상기 로우-k 유전체 층의 주 증착 단계 동안 물리적 스퍼터링 성분들 및 화학적 에칭으로부터 상기 도전 요소들의 보호를 확실히 하도록 상기 BRF 파워는 증가될 수 있다. 게다가, 상기 예시적인 실시예에 있어서, SiF4의 프리커서(precursor) 대 시레인과 산소의 프리커서의 비율은 개시(또는 램프-업(ramp-up)) 및 상기 주 FSG 침전을 포함하는 상기 방법 시퀀스 동안 조심스럽게 유지된다. 이것은 상기 플루오르 농도가 상기 바람직한 로우-k 특징을 얻도록 알맞게 되지만, 플루오르의 마이그레이션(migration)/부식 특성들이 결과로서 생긴 산출물에 해롭다는 것은 중요하지 않다.As soon as the protective layer 303 is deposited and the initiation of the low-k deposition layer 304 is complete, the main deposition step of the low-k dielectric layer 304 begins. The processing of the parameters for the exemplary embodiment takes place from step (h) to step (i). Since the base of the low-k material is deposited on the protective layer during the main deposition of the low-k layer, the protection of the conductive elements from physical sputtering components and chemical etching during the main deposition step of the low-k dielectric layer To ensure that the BRF power can be increased. In addition, in the exemplary embodiment, the ratio of the precursor of SiF 4 to the precursor of silane and oxygen includes the starting (or ramp-up) and the main FSG precipitation. The method is carefully maintained during the sequence. This makes the fluorine concentration suitable for obtaining the desired low-k characteristics, but it is not important that the migration / corrosion properties of fluorine are detrimental to the resulting output.

상세히 설명된 본 발명은, 본 발명의 장점을 갖는 변화들 및 변형들은 이 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것이다. 본 발명의 돌출한 외형은 집적 회로에서 도전 특성들 사이의 양호한 갭 필을 갖는 로우-k 유전체를 배치시키기 위한 능력에 있으며, 서로에 아주 근접할 수 있고 고 애스펙트비들을 가질 수 있다. 본 발명의 그러한 변형들의 범위는 본 발명의 장점을 갖는 이 기술 분야에 숙련된 보통의 사람들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.The invention described in detail, will be apparent to those skilled in the art that variations and modifications having the advantages of the invention will be readily apparent. The protruding contour of the present invention lies in the ability to place low-k dielectrics with good gap fill between conductive properties in integrated circuits, and can be very close to each other and have high aspect ratios. It is intended that the scope of such modifications of the invention be within the scope of ordinary persons skilled in the art having the advantages of the invention, and such variations being considered to be within the scope of the claims of the invention.

본 발명의 로우-k 유전체 층을 형성하기 전에 도전 요소들 상에 보호층을 형성함으로써, 로우-k 유전체 층이 증착하는 동안 발생하는 손상으로부터 상기 도전 요소들을 보호하도록 한 증착 방법을 제공한다.By forming a protective layer on the conductive elements prior to forming the low-k dielectric layer of the present invention, a deposition method is provided that protects the conductive elements from damage occurring during deposition of the low-k dielectric layer.

Claims (22)

집적 회로 제조 방법에 있어서,In the integrated circuit manufacturing method, (a) 적어도 하나의 높여진 외형 상에 보호층을 배치하는 단계, 및(a) disposing a protective layer on at least one raised contour, and (b) 상기 보호층 상에 로우-k 유전체 층을 배치하는 단계를 포함하는 집적 회로 제조 방법.(b) disposing a low-k dielectric layer on the protective layer. 제 1 항에 있어서, 상기 로우-k 유전체를 배치하는 상기 단계는 고-밀도 플라즈마 화학 기상 증착(HDP-CVD)에 의해 행해지는 집적 회로 제조 방법.The method of claim 1 wherein the step of placing the low-k dielectric is performed by high-density plasma chemical vapor deposition (HDP-CVD). 제 2 항에 있어서, 상기 HDP-CVD는 스퍼터링 성분 및 에칭 성분을 갖는 집적 회로 제조 방법.3. The method of claim 2 wherein the HDP-CVD has a sputtering component and an etching component. 제 1 항에 있어서, 상기 로우-k 유전체 층은 플루오르실리케이트 유리(fluorosilicate glass)인 집적 회로 제조 방법.The method of claim 1 wherein the low-k dielectric layer is fluorosilicate glass. 제 1 항에 있어서, 상기 보호층은 도핑되지 않은 유리(USG)(undoped silicon glass)인 집적 회로 제조 방법.The method of claim 1, wherein the protective layer is undoped silicon glass (USG). 제 1 항에 있어서, 상기 보호층을 배치하는 단계는 스퍼터링 성분없이 행해지는 집적 회로 제조 방법.8. The method of claim 1 wherein disposing the protective layer is performed without a sputtering component. 제 1 항에 있어서, 단계(b)는 본래의 장소에서(in-situ) 행해지는 집적 회로 제조 방법.The method of claim 1, wherein step (b) is performed in-situ. 제 1 항에 있어서, 상기 적어도 하나의 도전 요소는 2.0보다 큰 애스펙트비를 갖는 집적 회로 제조 방법.The method of claim 1 wherein the at least one conductive element has an aspect ratio of greater than 2.0. 제 1 항에 있어서, 상기 적어도 하나의 도전 요소는 기판 상에 배치되고, 상기 기판은 단계(b)의 일부분 동안 바이어스되는 집적 회로 제조 방법.The method of claim 1 wherein the at least one conductive element is disposed on a substrate, the substrate being biased during a portion of step (b). 집적 회로 제조 방법에 있어서,In the integrated circuit manufacturing method, 적어도 하나의 높여진 도전 외형 상에 도핑되지 않은 실리콘 유리의 보호층을 증착하는 단계, 및 본래의 장소에서 상기 보호층 상에 로우-k 유전체 층을 증착하는 단계를 포함하는 집적 회로 제조 방법.Depositing a protective layer of undoped silicon glass on at least one raised conductive contour, and depositing a low-k dielectric layer on the protective layer in situ. 제 10 항에 있어서, 상기 로우-k 유전체는 플루오르실리케이트 유리인 집적 회로 제조 방법.11. The method of claim 10 wherein the low-k dielectric is fluorosilicate glass. 제 10 항에 있어서, 상기 적어도 하나의 도전 요소는 기판 상에 배치되고, 상기 기판은 상기 보호층의 증착 전에 발광으로 가열되는 집적 회로 제조 방법.The method of claim 10, wherein the at least one conductive element is disposed on a substrate and the substrate is heated to light emission prior to deposition of the protective layer. 제 10 항에 있어서, 단계(a)는 스퍼터링 성분없이 행해지는 집적 회로 제조 방법.The method of claim 10 wherein step (a) is performed without a sputtering component. 제 10 항에 있어서, 상기 도전 요소들은 금속 외형들인 집적 회로 제조 방법.The method of claim 10, wherein the conductive elements are metal outlines. 제 10 항에 있어서, 상기 적어도 하나의 도전 요소는 기판 상에 배치되고, 단계(b)는 상기 기판에 rf 바이어스를 인가하여 스퍼터링 성분과 함께 행해지는 집적 회로 제조 방법.11. The method of claim 10, wherein the at least one conductive element is disposed on a substrate, and step (b) is performed with a sputtering component by applying an rf bias to the substrate. 집적 회로에 있어서,In an integrated circuit, 기판 상에 배치되는 적어도 하나의 도전 요소를 갖는 기판과,A substrate having at least one conductive element disposed on the substrate, 상기 적어도 하나의 도전 요소 상에 배치되는 보호층, 및A protective layer disposed on the at least one conductive element, and 상기 보호층 상에 배치되는 로우-k 유전체 층을 구비하는 집적 회로.And a low-k dielectric layer disposed over said protective layer. 제 16 항에 있어서, 상기 보호층은 도핑되지 않은 실리콘 유리(USG)인 집적 회로.17. The integrated circuit of claim 16, wherein the protective layer is undoped silicon glass (USG). 제 16 항에 있어서, 상기 로우-k 유전체 층은 플루오르실리케이트 유리인 집적 회로.17. The integrated circuit of claim 16, wherein the low-k dielectric layer is fluorosilicate glass. 제 16 항에 있어서, 상기 적어도 하나의 도전 요소는 금속 러너(runner)인 집적 회로.17. The integrated circuit of claim 16, wherein the at least one conductive element is a metal runner. 제 16 항에 있어서, 상기 적어도 하나의 도전층은 2.0 또는 그 이상의 애스펙트비를 갖는 집적 회로.17. The integrated circuit of claim 16, wherein the at least one conductive layer has an aspect ratio of 2.0 or more. 집적 회로에 있어서,In an integrated circuit, 기판 상에 배치된 적어도 하나의 금속 러너를 갖는 기판과,A substrate having at least one metal runner disposed on the substrate, 상기 기판 상에 배치된 도핑되지 않은 실리콘 유리 층, 및An undoped silicon glass layer disposed on the substrate, and 상기 도핑되지 않은 실리콘 유리 상에 배치된 플루오르실리케이트 유리 층을 구비하는 집적 회로.And a fluorosilicate glass layer disposed on the undoped silicon glass. 제 21 항에 있어서, 상기 적어도 하나의 금속 러너는 2.0 또는 그 이상의 애스펙트비를 갖는 집적 회로.22. The integrated circuit of claim 21, wherein the at least one metal runner has an aspect ratio of 2.0 or more.
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