KR0158659B1 - 펄스폭에 무관한 주파수 체배 회로 - Google Patents

펄스폭에 무관한 주파수 체배 회로 Download PDF

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Abstract

이 발명은 펄스폭에 무관한 주파수 체배 회로에 관한 것으로서, 입력 펄스를 클럭으로 받아서 입력 주기를 2분주하여 제1채널 동작 모드와 제2채널 동작 모드로 구분시켜 각각이 교대로 동작하도록 하는 T-플립플롭과, 입력 펄스의 주기내에서 시간에 비례하는 램프 출력을 만들어내는 제1채널, 제2채널 주파수/전압 변환기와, 상기 제1채널, 제2채널 주파수/전압 변환기의 동작이 끝난 다음에 전하 재분배 작용이 이루어지는 제1채널, 제2채널 전압 분할기와, 상기 제1채널 전압 분할기의 출력과 상기 제2채널 주파수/전압 변환기의 램프 출력을 비교시켜 입력 주기의 반에 해당하는 시점에서 출력 변화가 일어나게 하는 제1비교기와, 상기 제2채널 전압 분할기의 출력과 상기 제1채널 주파수/전압 변환기의 램프 출력을 비교시켜 입력 주기의 반에 해당하는 시점에서 출력 변화가 일어나게 하는 제2비교기와, 상기 비교기 출력과 상기 T-플립플롭의 출력을 공급받아 각 채널의 주파수/전압 변환기와 전압 분할기를 제어하는 제어 펄스와 체배 펄스를 출력하는 제어 논리 회로로 구성되어, 입력 펄스폭(입력 펄스의 듀티)에 무관하게 입력 신호의 주파수를 2배로 올리는 펄스폭에 무관한 주파수 체배 회로에 관한 것이다.

Description

펄스폭에 무관한 주파수 체배 회로
제1도는 종래의 주파수 체배 회로의 회로도이고,
제2도는 종래의 주파수 체배 회로의 타이밍도이고,
제3도는 이 발명에서 제안하는 펄스폭에 무관한 주파수 체배 회로의 회로도이고,
제4도는 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 회로도이고,
제5도는 이 발명의 실시예에 따른 제어 논리 회로의 상세 회로도이고,
제6도는 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 동작 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : T-플립플롭 20 : 제1채널 주파수/전압 변환기
30 : 제1채널 전압 분할기 40 : 제1채널 비교기
21 : 제2채널 주파수/전압 변환기 31 : 제2채널 전압 분할기
41 : 제2채널 비교기 50 : 제어 논리 회로
이 발명은 펄스폭에 무관한 주파수 체배 회로(Frequency Doubler)에 관한 것으로서, 더욱 상세하게 말하자면 디지탈 회로에서 펄스폭에 무관하게 입력 펄스 또는 클럭 신호의 주파수를 2배로 올리는 펄스폭에 무관한 주파수 체배 및 4체배 회로에 관한 것이다.
신호의 주파수를 2배로 올리는 방법으로는 아날로그 승산기(Analog Multiplier)를 사용하는 방법, 위상 동기 루프(PLL, Phase Locked Loop)를 이용하는 방법등 여러가지가 있다.
그러나, 이들 방법은 회로의 구성이 복잡하고, 펄스 형태의 디지탈 입력 신호에 대해서는 정형파로 만들기 위하여 필터(Filter) 처리를 해야 하는 불편함이 따른다.
그래서, 펄스 형태의 디지탈 입력 신호에 대해서는 다른 방법으로 입력 신호의 주파수를 체배하고 있는데, 그러한 목적에 이용되고 있는 것이 종래의 주파수 체배 회로이다.
이하, 첨부된 도면을 참조로 하여 종래의 주파수 체배 회로에 대하여 설명한다.
제1도는 종래의 주파수 체배 회로의 회로도이다.
제1도에 도시되어 있는 바와 같이, 종래의 주파수 체배 회로의 구성은, 입력 신호(In)를 시간 Td만큼 지연시키는 지연(Delay) 회로(1)와, 상기 지연 회로에서 출력된 지연 신호(X)와 입력 신호(In)를 입력받아 배타적 논리합 연산을 하여 입력 신호(In)가 체배된 신호를 출력하는 XOR 게이트(2)로 이루어진다.
상기의 구성에 의한 종래의 주파수 체배 회로의 동작은 다음과 같다.
제2도는 종래의 주파수 체배 회로의 타이밍도이다.
제2도에 도시되어 있는 바와 같이, 입력 신호(In)가 지연회로(1)를 거쳐 시간 Td만큼 지연된다. 이 지연 신호(X)와 입력 신호(In)가 XOR 게이트(2)에 입력되어 배타적 논리합 연산이 행해져 입력 신호(In)의 체배 신호를 얻을 수 있다.
입력 신호(In)의 주기를 T라 하고, 펄스폭을 TW라 하면, 출력 신호의 주기 T1(=TW)과 T2(=T-TW)의 2가지 경우의 값을 번갈아 가며 갖게 된다.
만약에 입력 신호의 펄스의 폭이 입력 펄스 주기의 반이면 즉, TW=T/2이면, 출력 신호의 주기는 T'=T1=T2=T/2로 한가지의 주기를 갖게 되고, 이때의 주기 T'는 입력 신호 주기 T의 반이므로 입력 신호가 체배된다는 것을 알 수 있다.
그러나 상기한 종래의 기술은 입력 펄스의 폭이 주기의 반이 되지 못할 때, 즉 듀티(Duty)가 50%가 되지 않을 경우, 출력 신호의 주파수가 T1=TW과 T2=T-TW의 2가지 주기를 번갈아 가지며, 입력 펄스의 듀티가 50%를 벗어나면 벗어날수록 체배 동작을 하지 못한다는 문제점이 있다.
즉, 종래 기술의 문제점은 입력 펄스의 폭이 주기의 반이 되어야 한다는 입력 조건에 대한 제약이다.
따라서 이 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 입력 펄스폭(입력 펄스의 듀티)에 무관하게 입력 신호의 주파수를 2배나 4배로 올리는 펄스폭에 무관한 주파수 체배 회로를 제공하기 위한 것이다.
상기 목적을 달성하기 위한 수단으로서 이 발명의 구성은, 입력 펄스를 클럭으로 받아서 입력 주기를 2분주하여 제1채널 동작 모드와 제2채널 동작 모드로 구분시켜 각각이 교대로 동작하도록 하는 T-플립플롭과, 입력 펄스의 주기내에서 시간에 비례하는 램프 출력을 만들어내도록 동일하게 구성된 제1채널, 제2채널 주파수/전압 변환기와, 상기 제1채널, 제2채널 주파수/전압 변환기의 동작이 끝난 다음에 전하 재분배 작용이 이루어지도록 동일하게 구성된 제1채널, 제2채널 전압 분할기와, 상기 제1채널 전압 분할기의 출력과 상기 제2채널 주파수/전압 변환기의 램프 출력을 비교시켜 입력 주기의 반에 해당하는 시점에서 출력 변화가 일어나게 하는 제1비교기와, 상기 제2채널 전압 분할기의 출력과 상기 제1채널 주파수/전압 변환기의 램프 출력을 비교시켜 입력 주기의 반에 해당하는 시점에서 출력 변화가 일어나게 하는 제2비교기와, 상기 비교기 출력과 상기 T-플립플롭의 출력을 공급받아 각 채널의 주파수/전압 변환기와 전압 분할기를 제어하는 제어 펄스와 체배 펄스를 출력하는 제어 논리 회로로 이루어진다.
상기한 구성에 의하여, 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부한 도면을 참조로 설명하면 다음과 같다.
제3도는 이 발명에서 제안되는 펄스폭에 무관한 주파수 체배 회로의 회로도이다.
첨부한 제3도에 도시되어 있듯이, 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 구성은, 입력 펄스를 클럭으로 받아서 입력 주기를 2분주하여 제1채널(CH1) 동작 모드(Mode)와 제2채널(CH2) 동작 모드로 구분시켜 각각이 교대로 동작하도록 하는 T-플립플롭(Toggle Flip Flop)(10)과, 입력 펄스의 주기내에서 시간에 비례하는 램프(Ramp) 출력을 만들어내도록 동일하게 구성된 제1채널(CH1), 제2채널(CH2) 주파수/전압(F/V) 변환기(20)(21)와, 상기 제1채널(CH1), 제2채널(CH2) 주파수/전압 변환기(20)(21)의 동작이 끝난 다음에 전하 재분배 작용이 이루어지도록 동일하게 구성된 제1채널(CH1), 제2채널(CH2) 전압 분할기(Voltage Divider)(30)(31)와, 상기 제1채널(CH1) 전압 분할기(30)의 출력과 상기 제2채널(CH2) 주파수/전압 변환기(21)의 램프 출력을 비교시켜 입력 주기의 반에 해당하는 시점에서 출력 변화가 일어나게 하는 제1비교기(40)와, 상기 제2채널(CH2) 전압 분할기(31)의 출력과 상기 제1채널(CH1) 주파수/전압 변환기(20)의 램프 출력을 비교시켜 입력 주기의 반에 해당하는 시점에서 출력 변화가 일어나게 하는 제2비교기(41)와, 상기 제1채널(CH1), 제2채널(CH2) 비교기(40)(41) 출력과 상기 T-플립플롭(10)의 출력을 공급받아 각 채널의 주파수/전압 변환기(20)(21)와 전압 분할기(30)(31)를 제어하는 제어 펄스와 체배 펄스를 출력하는 제어 논리 회로(50)로 이루어진다.
상기한 제1채널(CH1) 주파수/전압 변환기(20)의 구성은, 제어 신호에 따라 온/오프(ON/OFF) 제어되는 정전류원(Constant Current Source)(I)과, 상기 정전류원(I)서 공급되는 전류를 전류원을 공급해준 시간에 비례하는 전압으로 바꾸기 위한 커패서터(Cfv1)와, 주파수/전압 변환기를 초기 0V로 만들기 위하여 상기 커패시터(Cfv1)에 충전된 전하를 방전시키는 스위치(SWI1)로 이루어진다.
상기 제1채널(CH1) 전압 분할기(30) 구성은, 상기 제1채널(CH1) 주파수/전압 변환기(20)의 커패시터(Cfv1)에 충전된 전하를 재분배시켜서 주파수/전압 변환기(20)의 출력전압(Vfv1)을 반으로 나누기 위한 제1스위치(SWD1)와, 상기 스위치(SWD1)에 의해 제1채널(CH1) 주파수/전압 변환기(20)의 커패시터(Cfv1)에 충전된 전하의 반을 충전하는 커패시터(Cd1)와, 상기 제1채널(CH1) 전압 분할기(30)의 동작이 끝난 후 새로운 동작을 위해 상기 커패시터(Cd1)에 충전된 전하를 방전시키는 제2스위치(SWJ1)로 이루어진다.
상기 제어 논리 회로(50)의 구성은, 상기 제2비교기(41)의 출력 신호(COMP_OUT2)를 입력받아 반전 신호를 제1AND 게이트(52)의 입력단에 공급하는 제1인버터(51)와, 상기 제1인버터(51)의 출력 신호와 상기 T-플립플롭(10)의 출력 신호(CH_MODE)를 입력받아 논리곱 연산을 하여 제1제어펄스(CTL1)를 출력하는 제1AND 게이트(52)와, 상기 제2비교기(41)의 출력 신호(COMP_OUT2)와 상기 T-플립플롭(10)의 출력 신호(CH_MODE)를 입력받아 논리곱 연산을 하여 제2제어펄스(CTL2)를 출력하는 제2AND 게이트(53)와, 상기 제1비교기(40)의 출력 신호(COMP_OUT1)를 입력받아 반전 신호를 제3AND 게이트(56)의 입력단에 공급하는 제2인버터(54)와, 상기 T-플립플롭(10)의 출력 신호(CH_MODE)를 입력받아 반전 신호를 제3AND 게이트(56)의 입력단에 공급하는 제3인버터(55)와, 상기 제2인버터(54)의 출력 신호와 상기 제3인버터(55)의 출력 신호를 입력받아 논리곱 연산을 하여 제3제어펄스(CTL3)를 출력하는 제3AND 게이트(56)와, 상기 T-플립플롭(10)의 출력 신호(CH_MODE)를 입력받아 반전 신호를 제4AND 게이트(57)의 입력단에 공급하는 제4인버터(57)와, 상기 제1비교기(40)의 출력 신호(COMP_OUT1)와 상기 제4인버터(57)의 출력 신호를 입력받아 논리곱 연산을 하여 제4제어펄스(CTL4)를 출력하는 제4AND 게이트(58)와, 상기 제1AND 게이트(52)에서 출력되는 제1펄스(CTL1)와 상기 제3AND 게이트(56)에서 출력되는 제3펄스(CTL3)를 입력받아 논리합 연산을 하여 입력 펄스 주파수의 체배 출력 펄스를 출력하는 OR 게이트(59)로 이루어진다.
상기 구성에 의한 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 작용은 다음과 같다.
제4도는 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 회로도이다.
전원이 인가되면, 먼저 T-플립플롭(10)은 입력 펄스(IN)를 클럭으로 받아서 입력 주기를 2분주하여 제1채널(CH1) 동작 모드와 제2채널(CH2) 동작 모드로 구분시켜 각각이 교대로 동작하도록 한다.
여기서 제1채널(CH1) 동작 모드와 제2채널(CH2) 동작 모드로 구분하는 이유는 주파수/전압 변환기의 동작과 전압 분할기의 동작을 시간 지체없이 연속적으로 하기 위함이다.
제1채널(CH1) 동작 모드에서 제1채널(CH1) 주파수/전압 변환기(20)가 동작을 하고, 제2채널(CH2) 전압 분할기(31)는 제2채널(CH2) 주파수/전압 변환기(21)가 변환 동작을 끝낸 바로 앞 주기에 비례하는 전압을 반(1/2)으로 나누어 기억한다.
그리고, 제2채널(CH2) 주파수/전압 변환기(21)와 제1채널(CH1) 전압 분할기(30)를 초기화하여 다음 동작을 준비한다.
마찬가지로, 제2채널(CH2) 동작 모드에서는 반대의 동작을 한다.
즉, 제2채널(CH2) 주파수/전압 변환기(21)가 동작을 하고, 제1채널(CH1) 전압 분할기(30)는 제1채널(CH1) 주파수/전압 변환기(20)가 변환 동작을 끝낸 전압을 반으로 나누어 기억하며, 제1채널(CH1) 주파수/전압 변환기(20)와 제2채널(CH2) 전압 분할기(31)를 초기화하고 다음 동작을 준비한다.
이 발명은 입력 펄스(IN)의 폭과는 상관없는 동작을 한다.
제1채널(CH1) 주파수/전압 변환기(20)는 입력 펄스(IN)의 주기 내에서 시간에 비례하는 램프 출력을 만들어 내는데, 제1채널(CH1) 주파수/전압 변환기(20)의 출력 전압(Vfv1)은 다음 식 1-1과 같다.
제1채널(CH1) 주파수/전압 변환기(20)가 변환 동작을 하기전에 스위치(SWI1)가 닫히고 나서 입력 펄스 한 주기(T)동안 주파수/전압 변환 동작을 하고나면 그 결과 출력 전압(Vfv1)은 다음 식 1-2와 같다.
제1채널(CH1) 전압 분할기(30)는 제1채널(CH1) 주파수/전압 변환기(20)의 커패시터(Cfv1)에 충전된 전하를 재분배시켜서 제1채널(CH1) 주파수/전압 변환기(20)의 출력전압을 반으로 나누고, 동작이 끝난후 새로운 동작을 위해 커패시터(Cd1)에 충전된 전하를 방전시키는 전하 재분배 작용을 한다.
제1스위치(SWD1)가 닫히기 전 총 전하량은 다음 식 2-1과 같다.
제1스위치(SWD1)가 닫히면 제1채널(CH1) 주파수/전압 변환기(20)의 커패시터(Cfv1)에 있던 전하는 재분배 작용을 거쳐 제1채널(CH1) 주파수/전압 변환기(20)의 커패시터(Cfv)와 커패시터(Cd1)로 나누어진다.
이때 분할 동작 후의 제1채널(CH1) 전압 분할기(30)의 출력 전압(Vdiv)에 대한 총 전하량(Qt2)은 다음 식 2-2과 같다.
그런데 전하 재분배가 일어나도 총전하량은 변화가 없으므로 Qt1=Qt2이다.
따라서,
그리고, 식 2-3에서 Cfv1=Cd1로 설계하면 제1채널(CH1) 전압 분할기(30)의 출력 전압은 다음 식 2-4와 같다.
따라서 제1채널(CH1) 전압 분할기(30)의 출력은 입력 주기 T의 반에 해당하는 시간의 정보를 갖는다.
제2채널(CH2) 주파수/전압 변환기(21)와 제2채널(CH2) 전압 분할기(31)의 동작도 역시 제1채널(CH1) 주파수/전압 변환기(20)와 제1채널(CH1) 전압 분할기(30)와 같다.
제1비교기(40)는 상기 제1채널(CH1) 전압 분할기(30)의 출력과 상기 제2채널(CH2) 주파수/전압 변환기(21)의 램프 출력을 비교시켜 입력 주기의 반에 해당하는 시점에서 출력 변화가 일어나도록 한다.
제2비교기(41)는 상기 제2채널(CH2) 전압 분할기(31)의 출력과 상기 제1채널(CH1) 주파수/전압 변환기(20)의 램프 출력을 비교시켜 입력 주기의 반에 해당하는 시점에서 출력 변화가 일어나도록 한다.
제5도는 이 발명의 실시예에 따른 제어 논리 회로의 상세 회로도이다.
제어 논리 회로(50)는 상기 제1비교기(40)의 출력(COMP_OUT1)과 제2비교기(41)의 출력(COMP_OUT2)과 T-플립플롭(10)의 출력(CH_MODE)을 공급받아 각 채널의 주파수/전압 변환기(20)(21)와 전압 분할기(30)(31)를 제어하는 제어 펄스를 만들어내고 또한, 체배 출력도 만들어낸다.
제5도는 이 발명의 실시예에 따른 펄스폭에 무관한 주파수 체배 회로의 동작 타이밍도이다.
T-플립플롭(10)은 (a)와 같은 입력펄스(IN)를 클럭으로 받아 이분주하여 출력 신호(CH_MODE)를 만들어내는데, 이것은 (b)에 도시되어 있다.
T-플립플롭(10)의 출력 신호(CH_MODE)가 상위 레벨(HIGH)일 때는 제1채널(CH1) 동작 모드이고, T-플립플롭(10)의 출력 신호(CH_MODE)가 하위 레벨(LOW)일 때는 제2채널(CH2) 동작 모드이다.
제1채널(CH1) 동작 모드일 때 제1채널(CH1) 주파수/전압 변환기(20)의 전류원(I)은 온(ON)되고, 제2채널(CH2) 주파수/전압 변환기(21)의 전류원(I)은 오프(OFF)된다.
또한 제1채널(CH1) 전압 분할기(30)의 제1스위치(SWD1)는 열리고, 제2스위치(SWJ1)는 닫혀서 제1채널(CH1) 전압 분할기(30)를 초기화시킨다.
이때 제2채널(CH2) 전압 분할기(31)에서는 제1스위치(SWD2)가 닫혀서 그 결과로 제2채널(CH2) 전압 분할기(31)와 제2채널(CH2) 주파수/전압 변환기(21)가 모두 똑같은 전압(Vfv2(T)/2)을 갖는다.
제1채널(CH1) 동작 모도는 제2비교기(41) 출력(COMP_OUT2)이 상위 레벨(HIGH)이냐 하위 레벨(LOW)이냐에 따라서 제1상태(T1)와 제2상태(T2)로 나누어진다. 이것은 제5도의 (o)에 나타나 있다.
제1상태(T1)는 제1채널(CH1) 동작 모드 시작부터 제1채널(CH1) 주파수/전압 변환기(20)가 동작하여 그 램프 출력이 바로 앞에서 들어온 입력 펄스 주기의 반에 해당하는 전압(Vdiv2)을 넘어설 때까지이므로 제1상태(T1)는 정확히 입력 펄스(IN) 주기의 반이 되고 따라서 제2상태(T2)도 마찬가지로 입력 펄스(IN) 주기의 반이 된다.
제어 논리 회로(50)에서는 간단한 논리 연산을 통해 제1제어펄스(CTL1), 제2제어펄스(CTL2)를 만들어낼 수 있는데 이들 펄스의 상위 레벨은 각각 제1상태(T1)와 제2상태(T2)를 나타낸다.
제2상태(T2)일 때는 제2채널(CH2) 주파수/전압 변환기(21)의 스위치(SWI2)가 닫혀서 제2채널(CH2) 주파수/전압 변환기(21)가 초기화된다.
한편, 제2채널(CH2) 동작 모드에서는 마찬가지로 위의 과정이 반대로 진행되어 입력 펄스 주기의 반이 되는 펄스폭을 갖는 제3제어펄스(CTL3), 제4제어펄스(CTL4)를 얻게 된다.
따라서, 제1제어펄스(CTL1)와 제3제어펄스(CTL3)를 OR 게이트(59)에서 논리합 연산을 하면 (m)처럼 입력 펄스(IN)폭에 관계없이 입력 펄스 주파수의 체배 출력 펄스를 얻을 수 있다.
그러므로, 이 발명의 제어 논리 회로(50)의 출력단에 종래기술에서 언급한 체배 회로의 신호 입력단을 연결하면, 최종 출력단에서는 입력 신호에 대해 4체배 된 출력신호가 출력하게 된다.
이상에서와 같이 이 발명의 실시예에서, 입력 펄스폭에 관계없이 입력 펄스 주파수의 체배 출력을 얻을 수 있고, 50% 듀티를 갖는 상기 체배 출력을 종래의 주파수 체배 회로에 입력시켜서 간단하게 입력 펄스 주파수의 4체배 출력 펄스를 얻을 수 있는 효과를 가진 펄스폭에 무관한 주파수 체배 및 4체배 회로를 제공할 수 있다.

Claims (6)

  1. 입력 펄스를 클럭으로 받아서 입력 주기를 2분주하여 제1채널 동작 모드와 제2채널 동작 모드로 구분시켜 각각이 교대로 동작하도록 하는 T-플립플롭과, 입력 펄스의 주기내에서 시간에 비례하는 램프 출력을 만들어내는 제1채널, 제2채널 주파수/전압 변환기와, 상기 제1채널, 제2채널 주파수/전압 변환기의 동작이 끝난 다음에 전하 재분배 작용이 이루어지는 제1채널, 제2채널 전압 분할기와, 상기 제1채널 전압 분할기의 출력과 상기 제2채널 주파수/전압 변환기의 램프 출력을 비교시켜 입력 주기의 반에 해당하는 시점에서 출력 변화가 일어나게 하는 제1비교기와, 상기 제2채널 전압 분할기의 출력과 상기 제1채널 주파수/전압 변환기의 램프 출력을 비교시켜 입력 주기의 반에 해당하는 시점에서 출력 변화가 일어나게 하는 제2비교기와, 상기 비교기 출력과 상기 T-플립플롭의 출력을 공급받아 각 채널의 주파수/전압 변환기와 전압 분할기를 제어하는 제어 펄스와 체배 펄스를 출력하는 제어 논리 회로를 포함하여 이루어지는 것을 특징으로 하는 펄스폭에 무관한 주파수 체배 회로.
  2. 제1항에 있어서, 상기한 주파수/전압 변환기는, 제어 신호에 따라 온/오프 제어되는 정전류원과, 상기 정전류원에서 공급되는 전류를 전류원을 공급해준 시간에 비례하는 전압으로 바꾸기 위한 커패시터와, 주파수/전압 변환기를 초기 0V로 만들기 위하여 상기 커패시터에 충전된 전하를 방전시키는 스위치를 포함하여 이루어지는 것을 특징으로 하는 펄스폭에 무관한 주파수 체배 회로.
  3. 제1항에 있어서, 상기한 전압 분할기의 구성은, 상기 주파수/전압 변환기의 커패시터에 충전된 전하를 재분배시켜서 주파수/전압 변환기의 출력전압을 반으로 나누기 위한 제1스위치와, 상기 제1스위치에 의해 주파수/전압 변환기의 커패시터에 충전된 전하의 반을 충전하는 커패시터와, 상기 전압 분할기의 동작이 끝난후 새로운 동작을 위해 상기 커패시터에 충전된 전하를 방전시키는 제2스위치를 포함하여 이루어지는 것을 특징으로 하는 펄스폭에 무관한 주파수 체배 회로.
  4. 제1항에 있어서, 상기한 제어 논리 회로는, 상기 제2비교기의 출력 신호를 입력받아 반전 신호를 제1논리곱 수단의 입력단에 공급하는 제1인버터와, 상기 제1인버터의 출력 신호와 상기 T-플립플롭의 출력 신호를 입력받아 논리곱 연산을 하여 제1제어펄스를 출력하는 제1논리곱 수단과, 상기 제2비교기의 출력 신호와 상기 T-플립플롭의 출력 신호를 입력받아 논리곱 연산을 하여 제2제어펄스를 출력하는 제2논리곱 수단과, 상기 제1비교기의 출력 신호를 입력받아 반전 신호를 제3논리곱 수단의 입력단에 공급하는 제2인버터와, 상기 T-플립플롭의 출력 신호를 입력받아 반전 신호를 제3논리곱 수단의 입력단에 공급하는 제3인버터와, 상기 제2인버터의 출력 신호와 상기 제3인버터의 출력 신호를 입력받아 논리곱 연산을 하여 제3제어펄스를 출력하는 제3논리곱 수단과, 상기 T-플립플롭의 출력 신호를 입력받아 반전 신호를 제4논리곱 수단의 입력단에 공급하는 제4인버터와, 상기 제1비교기의 출력 신호와 상기 제4인버터의 출력 신호를 입력받아 논리곱 연산을 하여 제4제어펄스를 출력하는 제4논리곱 수단과, 상기 제1논리곱 수단에서 출력되는 제1제어펄스와 상기 제3논리곱 수단에서 출력되는 제3제어펄스를 입력받아 논리합 연산을 하여 입력 펄스 주파수의 체배 출력 펄스를 출력하는 논리합 수단을 포함하여 이루어지는 것을 특징으로 하는 펄스폭에 무관한 주파수 체배 회로.
  5. 제4항에 있어서, 상기한 제1 내지 제4논리곱 수단은 AND 게이트로 이루어지는 것을 특징으로 하는 펄스폭에 무관한 주파수 체배 회로.
  6. 제4항에 있어서, 상기한 논리합 수단은 OR 게이트로 이루어지는 것을 특징으로 하는 펄스폭에 무관한 주파수 체배 회로.
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